Арифметико-логические устройства

Черноморское Высшее Военно-Морское училище имени П.С. Нахимова ДИСЦИПЛИНА «ИНФОРМАЦИОННО-УПРАВЛЯЮЩИЕ ТЕХНОЛОГИИ» ЛЕКЦИЯ № 16 ТЕМА : АРИФМЕТИКО-ЛОГИЧЕСКИЕ УСТРОЙСТВА 1 АРИФМЕТИКО-ЛОГИЧЕСКИЕ УСТРОЙСТВА Цель: получить знания по арифметическим сумматорам и устройствам контроля данных в ЭВМ. Вопросы: 1. 2. 3. 4. Компараторы. Комбинационные сумматоры. Полные сумматоры многоразрядных чисел. Системы контроля в цифровых устройствах. Литература: 1. Курс лекций по дисциплине «Информационноуправляющие технологии», Севастополь, ЧВВМУ, 2016 г, лекция № 16. 2 1.КОМПАРАТОРЫ Компараторы(цифровые) – комбинационные схемы предназначенные для сравнения подающихся на них параллельных цифровых кодов по абсолютной величине и выдачи информации о большем из них или их равенстве. Компаратор имеет три выхода результатов анализа: А>В, А=В и А<В. Все возможные комбинации поразрядных соотношений входных кодов, а также уровней на входах каскадирования сводятся в таблицу состояния цифрового компаратора. В такой таблице показаны соответствующие результирующие уровни на выходах А>В, А=В и А<В. В таблице приводятся данные отображающие режим наращивания каскадов, которое может быть последовательным или параллельным. 3 1.КОМПАРАТОРЫ Структурная схема четырехразрядного цифрового компаратор К555СП1 (а) и его условное обозначение(б) а) б) 4 КАСКАДИРОВАНИЕ КОМПАРАТОРОВ При последовательном каскадировании выходы А>В, А=В и А<В от схемы, анализирующей младшие разряды, следует присоединить к одноименным входам последующего каскада. Этим способом при двух компараторах СП1 можно сравнивать два восьмиразрядных слова. Нетрудно подсчитать число каскадов для любой большей длины слова. Однако каждый последовательный каскад добавит время задержки распространения сигнала 15 нс. Пример схемы последовательного каскадирования двух микросхем для создания компаратора двух 8-ми разрядных чисел. 5 КАСКАДИРОВАНИЕ КОМПАРАТОРОВ При параллельном каскадировании схема компаратора для двух 24-разрядных слов используется 6 микросхем СП1. Здесь младший (нижний в схеме) компаратор СП1 используются как четырехразрядный, четыре старших – как пятиразрядные (входы I(А>В) и I(А<В) служат пятой парой разрядных входов, т.е. А4 и В4 соответственно. На входы I( A = В) старших компараторов подано напряжение нулевого уровня. Пример схемы параллельного каскадирования шести микросхем для создания компаратора двух 24-х разрядных чисел. 6 2. КОМБИНАЦИОННЫЕ СУММАТОРЫ Сумматором называется узел ЭВМ, которое выполняет арифметическое суммирование кодов чисел. Как правило, сумматор представляет собой комбинацию одноразрядных суммирующих схем. Во время сложения двух чисел независимо от системы счисления в каждом разряде проводится сложение трех цифр: двух цифр данного разряда слагаемых и цифры переноса из соседнего младшего разряда (1 или 0). Вследствие сложения для каждой разряда формируется цифра суммы данного разряда и цифра (1 или 0) переноса в следующий старший разряд. Пример условного обозначения двухразрядного сумматора и цоколевка микросхемы К155ИМ2 7 2. КОМБИНАЦИОННЫЕ СУММАТОРЫ Таблица истинности для одного разряда сумматора двоичных чисел имеет вид Цифра переноса из младшего предыдущего разряда, Рі 1 1 1 1 Первое слагаемое ai Второе слагаемое bі Сумма, Si Цифра переноса в старший разряд, Рі+1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 По таблице составлены булевые функции для описания одноразрядного сумматора: Si = аibi’Pi’ + аi’biPi’ + аi’bi’Pi + аibiPi. Pi+1 = аibiPi’ + аibi’Pi + аi’biPi + аibiPi. Выражение для цифры перенесения в следующий разряд можно привести к более простому виду (прибавляя в правой части еще две составные аibiPi, используя следствие из законов алгебры логики: х + х + ... + х = х): Pi+1 = аibi + аiPi + biPi. 8 2. КОМБИНАЦИОННЫЕ СУММАТОРЫ Одноразрядный комбинационный полусумматор и таблица его состояний Полный одноразрядный комбинационный сумматор и таблица его состояний 9 3.ПОЛНЫЕ СУММАТОРЫ МНОГОРАЗРЯДНЫХ ЧИСЕЛ Полные сумматоры многоразрядных чисел составляются из одноразрядных и могут складывать многоразрядные числа двумя способами: параллельным или последовательным. Параллельный (многоразрядный) сумматор может быть составлен из одноразрядных сумматоров, число которых равняется числу разрядов слагаемых, путем объединения выхода Сi+1 с входом для сигнала переноса соседнего старшего разряда. 10 3.ПОЛНЫЕ СУММАТОРЫ МНОГОРАЗРЯДНЫХ ЧИСЕЛ Последовательный (многоразрядный) сумматор содержит три n-разрядных регистра: регистры слагаемых А и В и регистр суммы ∑. Суммируемые слова загружаются в регистры А и В поразрядно. С такой же скоростью один такт — один разряд происходит и суммирование, т. е. заполнение регистра суммы ∑. Дополнительный D-триггер необходим для запоминания на одни такт разряда Сn для переноса его в разряд Сn+1. Регистры последовательных сумматоров могут иметь параллельную загрузку. Если необходимо, чтобы переменные числа В прибавлялись к постоянному числу А, регистр числа А надо запустить в режиме рециркуляции (штриховая линия на рисунке). Структурная схема последовательного двоичного сумматора 1-последовательные входы, 2-тактовые входы, 3-вход управления рециркуляцией; 4-вход рециркуляции. 11 4. СИСТЕМЫ КОНТРОЛЯ В ЦИФРОВЫХ УСТРОЙСТВАХ Системы контроля в цифровых устройствах (ЦУ) предназначены для контроля обработки, передачи и хранения информации. Каждый шаг работы ЦУ с двоичными кодами проверяется, то есть при выполнении основных операций над кодами ЦУ постоянно выполняет операции собственного контроля работа. При контроле передачи информации наибольшее распространение получили методы информационной избыточности, которые используют коды с выявлением и коррекцией ошибок. Если длина кода (слова) n разрядов, то таким кодом можно представишь максимум 2n разных слов. Если все разряды слова служат для представления информации, код называется простым (не избыточным). Коды, в которых лишь часть кодовых слов используется для представления информации называются избыточными. Способность кода выявлять или исправишь ошибки определяется минимальным кодовым расстоянием. Кодовым расстоянием между двумя словами называется число разрядов, в которых символы слов не совпадают. Если длина слова n, то кодовое расстояние может принимать значения от 1 до n. Минимальным кодовым расстоянием данного кода называется минимальное расстояние между двумя любыми словами в этом коде. Если с хотя бы одна пара слов, отличных один от другого только в одном разряде, то минимальное расстояние данного кода равняется 1.12 4. СИСТЕМЫ КОНТРОЛЯ В ЦИФРОВЫХ УСТРОЙСТВАХ Проверка на четность реализовывается суммированием всех единиц слова по модулю 2. Если результат суммирования по mod 2 равно нулю, то число единиц четное. Код с проверкой четности имеет небольшую избыточность и не требует больших затрат оборудования на реализацию контроля. Этот код широко применяется в ЭВМ для контроля передач информации между регистрами и для контроля информации, которая прочитывается с оперативного запоминающего устройства (ОЗУ). При построении схем определения четности суммы единиц слова используют двухразрядные логические элементы с парафазным выходом, которые выполняют операцию сложения по модулю 2 (условное обозначение М2) для двоичных переменных х и у. Пример: микросхема К155ИП2 (для проверки четности кода) и ее цоколевка. 13 4. СИСТЕМЫ КОНТРОЛЯ В ЦИФРОВЫХ УСТРОЙСТВАХ Контроль по совпадению. При передаче информации можно использовать другой вид контроля - контроль по совпадению, которое является более быстродействующим. После передачи информации с одного регистра в другого правильность передачи проверяется поразрядным сравнением содержимого всех разрядов регистров. При этом не нужно формировании дополнительных контрольных разрядов. Поэтому этот метод основывается не на информационной, а на схемной избыточности. Схема контроля передачи информации по совпадению 14