Сумматоры

Сумматоры Сумматором называется комбинационное логическое устройство, предназначенное для выполнения арифметического сложения чисел, представленных двоичными кодами. Сумматор является одним из основных узлов арифметико-логического устройства (АЛУ) центрального процессора (ЦП) ЭВМ. Существующие сумматоры можно классифицировать по следующим двум признакам: • способу реализации схемы суммирования; • способу обработки многоразрядных чисел. По способу реализации схемы суммирования различают две разновидности сумматоров – комбинационные и накопительные. В комбинационных сумматорах результат суммирования присутствует только в течение времени подачи входных сигналов. В накопительных сумматорах имеются элементы памяти, обеспечивающие длительное хранение результатов суммирования. В зависимости от способа обработки многоразрядных чисел сумматоры могут реализовывать два способа сложения: последовательный, когда код числа представляется в виде последовательности импульсов, передаваемых по одному каналу; и параллельный, когда для передачи каждого разряда кода числа используется отдельная шина. Многоразрядные сумматоры строятся на базе полусумматоров, представляющих собой устройства с двумя входами и двумя выходами. Входы А и В представляют одноразрядные слагаемые, S – результат суммирования, Р – перенос «1» в соседний старший разряд. Условное графическое обозначение полусумматора показано на рисунке 63. A HS B S P Рисунок 63 – Условное обозначение полусумматора Функциональная схема полусумматора представлена на рисунке 64. А • & В & S & & Р • • • & Рисунок 64 – Функциональная схема полусумматора Таблица истинности полусумматора представлена ниже (таблица 15). Таблица 15 Таблица истинности полусумматора В S 1 1 1 1 А 1 1 Объединение двух полусумматоров одноразрядный сумматор (рисунок 65). A B HS HS S P P 1 позволяет получить S S P полный & Р Р Рисунок 65 – Функциональная схема полного одноразрядного сумматора Условное графическое обозначение полного одноразрядного сумматора показано на рисунок 66. x1 x2 y1 SM S P Рисунок 66 – Условное графическое обозначение сумматора В последовательном сумматоре сложение двух многоразрядных чисел начинается с младшего разряда и последовательно выполняется поразрядно за столько тактов, сколько разрядов содержится в числе. Этот тип сумматоров обычно строится на основе одноразрядных сумматоров. В состав последовательного сумматора входят еще три регистра сдвига (по одному для каждого из слагаемых и результата), а также схема синхронизации. В параллельном сумматоре сложение выполняется в одноразрядных сумматорах, количество которых определяется разрядностью кода слагаемого с учетом знакового разряда. Умножители Традиционно операции арифметического умножения и деления в ЭВМ выполнялись с помощью последовательностей функций, описанных ранее. Однако в последнее время все чаще используются специализированные интегральные схемы (ИС), выполняющие эти функции аппаратным способом. Применение подобных устройств позволило значительно увеличить быстродействие вычислительных систем. Логика построения аппаратных умножителей связана с традиционным алгоритмом выполнения операции умножения, базирующемся на суммировании частных произведений разрядов сомножителей. Умножение 2разрядных двоичных кодов а1а0 и b1b0 выполняется следующим образом: а1 а0 b1 b0 b1а1 b0а0 b1а0 М1 М0 × М3 + b1а1 М2 Например: 11 ×1 1 + 11 11 1001 Структурная схема матричного умножителя показана на рисунке 67. Частные произведения разрядов сомножителей формируются логическими элементами «2И», а затем суммируются с помощью сумматоров. b1 b0 • & a0b0 & a1b0 a SM b p • S P & a0b1 • • & a1b1 a S b p a1 a0 SM P M3 M2 M1 M0 Рисунок 67 – Структурная схема матричного умножителя