Моделирование простейших логических схем

Способы моделирования

Логическое моделирование применяется для анализа правильности функционирования бинарных модулей. Построение модели логической схемы заключается в формировании временных диаграмм работы модуля.

При логическом моделировании используют терминологию функциональных моделей элементов, а именно отображение компонента в формате «чёрного ящика», у которого зависимость выходного сигнала от набора входных представляется в форме уравнений булевой алгебры, таблицы истинности или при помощи других известных методов. Самые простые элементы, которые составляют информационную базу, применяются, чтобы описать более сложные модули. По способам измерения временного интервала передачи сигнала все способы можно разделить на:

1. Синхронный способ, то есть где не учитываются задержки сигнала при прохождении через элементы схемы.
2. Асинхронный способ, где эти задержки учтены.

По способу отображения сигналов, можно выделить:

1. Бинарное (двоичное) представление сигналов.
2. Многоразрядное представление сигналов.

По методу организационной структуры функционирования программы:

1. Компиляционная методика.
2. Интерполяционная методика.

По способу организации очереди выполнения моделей:

1. Пошаговое моделирование.
2. Моделирование по событиям.

Первоначально анализируется схема на выполнение требуемых функций, не учитывая задержки сигналов, ограничения, накладываемые используемой элементной базой и внешними условиями. Такой анализ не сопряжён с большими затратами машинного времени и даёт возможность найти ошибки в структурном построении модуля, которые могли быть сделаны при его синтезировании.

Моделирование функциональных схем

Синхронные бинарные модели дают возможность проверки выполнения логическими схемами требуемых логических функций, не учитывая запаздывание сигналов в компонентах и возможность сбоев в работе. Построение синхронных моделей логических схем осуществляется способами решения системы логических уравнений, к которым можно отнести способ простой итерации и методику Зейделя.

Способ простой итерации заключается в том, что выражение $f(x) = 0$ можно заменить, используя равносильные преобразования, выражением типа $x = j(x)$, а далее необходимо выстроить последовательные приближения $X_0, X_1, …, X_k$ к корню уравнения $x^*$ согласно закона $X_k + 1 = Ω (X_k) k = 0, 1, 2, …$, где $k$ является номером итерации. Корень уравнения находится с некоторой допустимой погрешностью $│X_k - x^*│≤ ε│X_0 - x^*│$, где $x^*$ является точным решением.

Рисунок 1. Схема. Автор24 — интернет-биржа студенческих работ

Для приведённой на рисунке один схемы математическую модель можно представить в виде следующего набора уравнений логики:

Рисунок 2. Набор уравнений. Автор24 — интернет-биржа студенческих работ

Входные сигналы изменяются в таком порядке:

a: 0-0, b: 1-0, c: 1-1, d: 0-1.

В таблице ниже отображено решение способом простой итерации:

Рисунок 3. Таблица. Автор24 — интернет-биржа студенческих работ

Процесс итерации останавливается, если пара, следующих один за другим сигнальных наборов, станут одинаковыми. По этой методике в уравнения следует подставлять величины, которые получились после предыдущей итерации.

При использовании методики Зейделя в уравнения следует подставить величины текущей итерации. Ниже приведена таблица с решением по этому методу.

Рисунок 4. Таблица. Автор24 — интернет-биржа студенческих работ

Следует заметить, что при этой методике количество итераций уменьшилось до четырёх шагов. Для дальнейшего повышения эффективности решения применяется начальное ранжирование модельных уравнений. Процесс ранжирования состоит в назначении каждому элементу и переменой модели величин рангов, которые должны соответствовать следующим нормам:

1. Необходимо разорвать на схеме все линии обратной связи, что вызовет появление добавочных входных линий (псевдо входов).
2. Каждой входной переменной, включая псевдо входы, присваивается ранг, равный нулю.
3. Каждому элементу и его переменным на входах присваивается ранг k, когда элемент имеет все проранжированные входы, а старший из рангов равняется k-1.

Согласно этому правилу для схемы, представленной на рисунке один, проранжированный набор уравнений, следующий:

Рисунок 5. Набор уравнений. Автор24 — интернет-биржа студенческих работ

В таблице ниже приведено решение по методике Зейделя.

Рисунок 6. Таблица. Автор24 — интернет-биржа студенческих работ

Отмечаем сокращение количества итераций до двух.

Основанием событийного моделирования является анализ процессов лишь для элементов, у которых меняются значения входных сигналов. Статистика функционирования цифровых устройств может показать, что активными в каждый текущий момент времени являются только от одного до десяти процентов всего логического набора элементов. По этой причине событийное моделирование имеет повышенное быстродействие в сравнении со сквозным. Самым распространённым является алгоритм асинхронного событийного моделирования, который объединяет лучшие качества асинхронного и событийного моделирований.

Следующим шагом анализа считается выполнение проверки работы модуля при учёте задержек в каждом элементе, определяющем общую структуру, и влиянии разнообразных мешающих воздействий. Такой анализ позволяет определить критический уровень сигналов и возникновение иных сбойных ситуаций. Возникшее небольшое рассогласование на входных контактах компонента способно вызвать неверный выходной сигнал. Возбудителями рассогласования могут стать сигналы синусоидальной, трапецеидальной, экспоненциальной формы на входах логических элементов, временные запаздывания в элементах и каналах передачи сигналов.

Понятие многозначности можно трактовать по-разному:

1. Трактовка многозначности по типу изменения сигналов логики.
2. Трактовка многозначности в смысле квантования сигналов логики по их уровням.

Первый вид включает в себя способы многозначной логики, которые основаны на применении помимо величин нуль и единица, принятых в алгебре Буля, разных отображений сигналов событий.

Вторым видом многозначности является квантование сигналов по уровням, то есть учитываются промежуточные состояния между двумя основными, логическим нулём и логической единицей.