Виды, параметры и характеристики импульсных сигналов

1. Виды импульсных сигналов Параметры и характеристики импульсных сигналов Сигнал - это физический процесс, способный нести информацию, при этом одно и то же информационное сообщение может быть реализовано с помощью различных физических процессов. Т.о., информация может быть сосредоточена только в изменениях параметров физических процессов. Сигналы, непрерывные во времени и произвольные по величине называются аналоговыми сигналами, соответственно и электронные устройства, работающие с такими сигналами называют аналоговыми. Ниже на рисунке представлен простейший пример такого сигнала: В современной цифровой электронике, в вычислительной и импульсной технике используются импульсные сигналы различной формы. Под импульсным сигналом понимается кратковременное отклонение амплитуды напряжения или тока от его установившегося значения. Основной способ получения электрического импульса - это коммутация цепей постоянного тока. В цифровых и аналого-цифровых устройствах наиболее распространены импульсные сигналы следующей формы: Параметры реального прямоугольного импульса На практике форма импульсов отличается от представленных выше. Это связано с тем, что в реальной электрической цепи на форму импульсов оказывают влияние паразитные емкости, индуктивности, а также искажение формы импульсов при прохождении их через различные электронные устройства и линии связи. Ниже на рисунке представлен реальный и идеальный прямоугольные импульсы с основными характеристиками: У идеального импульса прямоугольной формы происходит мгновенное нарастание амплитуды от нулевого значения до максимального. У реального импульса имеется начальный уровень U0 (пьедестал), от значения которого нарастает амплитуда импульса до Umax. Информационное значение импульса находится между U0 и Umax.Нарастание амплитуды происходит не мгновенно, а в течение какого-то времени, которое определяет фронты и задержку импульса. Формирование фронтов может происходить плавно, что соответствует апериодическому процессу (участок 2) или носит колебательный характер (участки 5). Вершина импульса (участок 4) сохраняет постоянство амплитуды в течение всего времени формирования импульса. Но если импульсы проходят через цепи, которые не пропускают постоянную составляющую, например через усилители переменного тока, то будет наблюдаться спад вершины импульса (участок 6). Рассмотрим подробнее временные параметры импульсов. К ним относятся: А) tи – длительность импульса; Б) tф – длительность фронта ( переднего или заднего); В) tз – время задержки; Г) tп – длительность паузы; Д) Т – период следования импульсов; Е) f – частота следования импульсов. Длительность импульса (tи) определяется на уровне 0,5Uамп. Длительность переднего фронта (tф+) определяется временем, в течение которого амплитуда импульса нарастает от уровня 0,1 (0,05) до уровня 0.9 (0.95) своего значения Uамп. Длительность заднего фронта (tф-) определяется временем, в течение которого амплитуда импульса уменьшается от значения 0,9 (0,95) до значения 0,1 (0,05) Uамп. У цифровых интегральных микросхем принято указывать не длительность фронтов, а время задержки (tз). При этом фронты отображаются стилизованно в виде прямых линий. Время задержки измеряется на уровне 0,5 Uамп. Наряду с одиночными импульсами применяется последовательность импульсов: Длительность паузы (tп) определяется на уровне 0,5Uамп. Период следования импульсов (Т) определяется временем между аналогичными моментами двух соседних импульсов. Величина обратная периоду, определяет частоту (f) следования импульсов: В общем виде длительность импульса и паузы между импульсами могут быть не равны между собой. В некоторых случаях можно рассматривать параметры импульсов упрощенно: Узлы, реализующие импульсные сигналы 1. Формирователи имульсов: А) мульти- или одновибраторы ( генерируют импульсы по форме близкие к прямоугольным; Б) генераторы линейно-изменяющегося напряжения (генерируют импульсы пилообразной формы – линейно-нарастающие либо линейно-спадающие). 2. Формирователи с внешним (входным) воздействием: Триггеры. 3. Устройства, выполняющие математические операции: Операционные или дифференциальные усилители. 4. Цифровые устройства, выполняющие логические операции Логические элементы: И, ИЛИ, НЕ. 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ Булева алгебра или алгебра логики Отличия от обычной алгебры: 1. Функция и аргумент принимают только два значения – «логический нуль» или «логическая единица»; 2. Существуют только 3 логические операции: И, ИЛИ, НЕ. Применение (зачем используется в электронике) 1. Позволяет записать формально (в математическом виде) математические сообщения и связь между ними; 2. Позволяет перейти от математического описания принципа работы схемы к схемной реализации; 3. Позволяет представить логические устройства в оптимальном виде. Операции алгебры логики и логические элементы, реализующие эти операции 1. ИЛИ (OR) – операция логического сложения или дизъюнкция. Определение: функция, реализуемая логическим элементом ИЛИ, принимает значение «логической единицы» (т.е. на выходе – «единица»), если или на первом, или на втором, или на всех входах одновременно присутствует «логическая единица». 2. И (AND) – операция логического умножения или конъюнкция. Определение: Определение: функция, реализуемая логическим элементом И, принимает значение «логической единицы» (т.е. на выходе – «единица»), если и на первом, и на втором, и на всех входах одновременно присутствует «логическая единица». 3. НЕ (NOT) – операция логического отрицания или инверсия. Определение: Определение: функция, реализуемая логическим элементом НЕ, принимает значение противоположное аргументу. Для расширения функциональных возможностей объединяют логические элементы, выполняющие операции ИЛИ и И с элементом, выполняющим операцию НЕ. ИЛИ-НЕ – элемент Пирса: И-НЕ – элемент Шеффера: Элемент Шеффера обладает функциональной полнотой, т.е.на его основе можно получить логические элементы, выполняющие любые логические операции. Функциональные возможности логических элементов Как входные, так и выходные сигналы логических элементов могут принимать только два значения – уровень «логического нуля» или «уровень логической единицы». В зависимости от конкретной схемы, более положительному значению физической величины соответствует состояние – «логическая единица», а менее положительному – «логический нуль». Для логических элементов, напряжение питания которых составляет 5 В, уровень «логического нуля» составляет 0,4 В и менее, уровень «логической единицы» - 2,4 В и более. При других напряжениях питания эти уровни принимают другие значения. На рисунке указаны уровни логического нуля и единицы, а также буквой А обозначена так называемая «зона неопределенности», в которой сигнал на входе либо выходе логического элемента имеет недопустимую амплитуду для корректной работы цифрового устройства. Т.е. нельзя допускать, чтобы сигнал имел напряжение, равное напряжению в зоне А. Реакцию логических элементов на различные комбинации входных сигналов отображают в виде таблиц истинности. X1 X2 ИЛИ И ИЛИ-НЕ И-НЕ 1 1 1 1 1 1 1 1 1 1 1 1 Некоторые рекомендации по применению логических элементов 1. В настоящее время все логические элементы выпускаются в интегральном исполнении. Схемотехника элементов позволяет соединять их между собой непосредственно, без дополнительных согласующих элементов. 2. Некоторые входы могут не использоваться. При этом, логические элементы воспринимают сигнал на этом входе как уровень логической единицы, как, например, в серии ТТЛ. В других сериях реакция может быть иной. 3. В тех случаях ,когда применяются логические элементы с разными значениями логических уровней, используются специальные микросхемы для согласования уровней по напряжению и потребляемой мощности при их соединении. 4. По входам допускается параллельное соединение нескольких элементов, по выходам такое соединение запрещено. В зависимости от применяемых схемных решений и элементной базы, логические элементы подразделяются на следующие разновидности: ДЛ – диодная логика; (ТЛ – транзисторная логика) ДТЛ – диодно-транзисторная логика; ТТЛ – транзисторно-транзисторная логика; ЭСЛ – эмиттерно-связанная логика. Логические элементы диодной логики (ДЛ) Логический элемент ИЛИ (ДЛ) Для построения логического элемента ИЛИ диодной логики используется несколько последовательных диодных ключей, работающих на общую нагрузку. Принципиальная электрическая схема этого логического элемента имеет вид: Принцип работы схемы: Входные сигналы логического элемента проимитированы источниками Х1, Х2, Х3. Будем считать, что напряжение питания для данной схемы составляет 5 В. Если предположить, что Х1 = Х2 = Х3 = [0], то есть напряжение на них составить либо 0,4В, либо менее, тогда все диоды закрыты, т.к. потенциал на их анодах меньше, чем на катодах, ток в нагрузке не наблюдается, следовательно падение напряжения на нагрузке равно нулю (Uвых = 0), следовательно F= 0. Допустим, Х1 = [1], Х2 = Х3 = [0]. В этом случае, диод VD1 откроется и передаст сигнал от источника входного сигнала на нагрузку, т.е. Uвых не будет равно нулю, за счет чего выходная функция примет значение равное логической единице - F = [1]. Появление на других (остальных) входах логической единицы ситуацию не изменят, выходная функция будет принимать значение логической единицы. Т.о. данная схема реализует логический элемент, выполняющий функцию ИЛИ. Логический элемент И (ДЛ) Для построения логического элемента И диодной логики используется несколько диодных ключей со смещением. Принципиальная электрическая схема этого логического элемента имеет вид: Принцип работы схемы: При условии, что Х1 = Х2 = Х3 = [0], катоды всех диодов через источники входных сигналов подключены к общему проводу (┴). Под действием напряжения источника питания (смещения) - Ек, все диоды открыты, ток течет от «+» источника Ек к «-» через открытые диоды и малое сопротивление источников входных сигналов, выходное напряжение (URн) будет определяться значением падения напряжения на открытом диоде и составит десятые доли вольта, что соответствует уровню логического нуля, т.е. F = [0]. При поступлении на один из входов логической единицы, например Х1 = [1], на катод диода VD1 поступит достаточно высокий положительный потенциал, диод закроется, но сопротивление нагрузки будет шунтироваться малым значением сопротивлений двух оставшихся открытыми диодов VD2 и VD3, следовательно F = [0]. Только при наличии на всех входах уровня логической единицы, когда Х1 = Х2 = Х3 = [1] все диоды закроются, их эквивалентное сопротивление станет →∞, ток от «+» источнике Ек к «-» потечет по пути наименьшего сопротивления через Rн. Падение напряжения на нагрузке составит ≈ Ек, что соответствует уровню логической единицы, т.е F = [1]. Т.о. данная схема реализует логический элемент, выполняющий функцию И. Логический элемент, реализующий функцию инверсии (инвертор) Для этой цели используется транзисторный ключ. Принципиальная электрическая схема этого логического элемента имеет вид: В данной схеме транзистор включен в схеме с ОЭ, что обеспечивает поворот фазы на 180° и соответствует операции инверсии. Благодаря усилительным свойствам транзистора происходит восстановление уровня сигнала. Принцип работы схемы: В данной схеме транзистор работает либо в режиме насыщения либо в режиме отсечки. При условии, что Х = [0], при этом коллекторный переход будет смещен в обратном направлении, так же как эмиттерный, транзистор находится в режиме отсечки, поэтому на резисторе нагрузки падение напряжения составит ≈ Ек, что соответствует уровню логической единицы, т.е F = [1]. При условии, что Х = [1], при этом коллекторный переход будет смещен в прямом направлении, так же как эмиттерный, транзистор находится в режиме насыщения, сопротивление нагрузки будет шунтироваться малым значением сопротивления открытого транзистора, следовательно, F = [0]. Диодные логические элементы применяются в сочетании с транзисторными ключами. Логические элементы ДТЛ Логический элемент ИЛИ-НЕ (ДТЛ) Принципиальная электрическая схема логического элемента ИЛИ-НЕ имеет вид: По схеме видно, что выход логического элемента ИЛИ подключен к входу инвертора (транзисторного ключа, работающего в режимах насыщения и отсечки). Принцип работы схемы: Если предположить, что Х1 = Х2 = Х3 = [0], то есть напряжение на них составить либо 0,4В, либо менее, тогда все диоды закрыты, т.к. потенциал на их анодах меньше, чем на катодах, ток на базу транзистора VT не поступает, следовательно, транзистор находится в режиме отсечки (закрыт), ток в нагрузке достаточно большой, следовательно, падение напряжения на нагрузке составит ≈ Ек , за счет чего выходная функция примет значение равное логической единице - F = [1]. Допустим, Х1 = [1], Х2 = Х3 = [0]. В этом случа е, диод VD1 откроется и передаст сигнал от источника входного сигнала на эмиттерный переход транзистора VT, т.е. транзистор перейдет в режим насыщения, Uвых будет ≈ равно нулю, следовательно, F= 0. Появление на других (остальных) входах логической единицы ситуацию не изменят, выходная функция будет принимать значение логического нуля. Логический элемент И-НЕ (ДТЛ) Принципиальная электрическая схема логического элемента И-НЕ имеет вид: Принцип работы схемы: При условии, что Х1 = Х2 = Х3 = [0], катоды всех диодов через источники входных сигналов подключены к общему проводу (┴). Под действием напряжения источника питания (смещения) - Ек, все диоды открыты, ток течет от «+» источника Ек к «-» через открытые диоды, на базе транзистора VT действует малый положительный потенциал, поэтому транзистор переходит в режим отсечки, выходное напряжение (URн) будет определяться значением напряжения Ек, что соответствует уровню логической единицы, т.е. F = [1]. При поступлении на один из входов логической единицы, например Х1 = [1], на катод диода VD1 поступит достаточно высокий положительный потенциал, диод закроется, но сопротивление закрытого диода будет шунтироваться малым значением сопротивлений двух оставшихся открытыми диодов VD2 и VD3, на базу транзистора поступит малый положительный потенциал недостаточный для того, чтобы открыть эмиттерный переход, транзистор находится в режиме отсечки, следовательно, F = [1]. Только при наличии на всех входах уровня логической единицы, когда Х1 = Х2 = Х3 = [1] все диоды закроются, их эквивалентное сопротивление станет →∞, высокий положительный потенциал от источника Ек передастся на базу транзистора, эмиттерный переход откроется, транзистор перейдет в режим насыщения. Uвых будет ≈ равно нулю, следовательно, F= [0]. Логические элементы транзисторно-транзисторной логики Логический элемент И-НЕ (ТТЛ) Логический элемент И-НЕ выполняется на основе многоэмиттерного транзистора, в котором каждая транзисторная структура, образованная одним из эмиттеров и общим коллектором, в процессе работы переключается из нормального режима работы в инверсный. Многоэмиттерный транзистор может выглядеть следующим образом: В инверсном режиме, полярность приложенного напряжения на участке коллектор – эмиттер меняется на противоположную. На рисунке приведена конструкция плоскостного транзистора типа n-p-n и показана полярность проложенного напряжения для нормального (активного) режима работы транзистора и для инверсного. При этом, коллектор и эмиттер как бы меняются местами: инжекцию носителей будет осуществлять область коллектора, а роль коллектора (собирать носители) будет играть эмиттер. В реальных транзисторах площадь коллекторного перехода больше по размеру, чем площадь эмиттерного перехода. В нормальном режиме носители, инжектированные эмиттером ,практически полностью попадают в область коллектора, что обеспечивает большое значение коэффициента передачи эмиттерного тока и большое значение βнорм≈50-100. В инверсном режиме инжекцию носителей будет осуществлять коллектор, а собирать эти носители – эмиттер. Т.к. область эмиттера мала, то резко уменьшится вероятность захвата носителей, что приведет к резкому уменьшению значения тока и одновременно коэффициента βинверсн, которое может оказаться даже меньше единицы, т.е. βнорм >> βинверсн. Одновременно изменится и направление тока коллектора. Принципиальная электрическая схема логического элемента типа ТТЛ с применением многоэмитерного транзистора имеет вид: Принцип работы схемы: Предположим, что на всех входах присутствуют уровни логической единицы, т.е. Х1 = Х2 = Х3 = [1]. На все транзисторные структуры подан положительный потенциал от источников входных сигналов, значит все транзисторные структуры работают в инверсном режиме (т.к. «+» подведен к эмиттеру). В схеме будут протекать токи, как показано на следующей схеме: Сумма токов коллектора (показаны пунктиром) втекает в базу транзистора VT и открывает его, в результате чего Uвых будет ≈ равно нулю, следовательно, F= [0]. Предположим, что на один из входов поступил уровень логического нуля, например Х3 = 0, на третий эмиттер вследствие чего, поступил низкий потенциал, транзисторная структура, образованная этим эмиттером, перешла в нормальный режим, появился ток Iнорм, который вытекает из базы транзистора VT: Т.к. βнорм >> βинверсн, то Iк норм >> ΣIинверс, то вытекающий ток больше суммы втекающих токов и, как следствие этого, транзистор VT закрывается, выходное напряжение (URн) будет определяться значением напряжения Ек, что соответствует уровню логической единицы, т.е. F = [1]. Подача уровня логического нуля на другие (остальные) входы ситуацию не изменит – на выходе будет F = [1]. Такая реакция устройства на комбинацию входных сигналов соответствует логической операции И-НЕ. Логические элементы эмиттерно-связанной логики Логический элемент ИЛИ-НЕ (ЭСЛ) Упрощенная схема логического элемента с выходной логикой на основе переключателей тока приведена на рисунке: Принцип работы схемы: Предположим, что на всех входах присутствуют уровни логического нуля, т.е. Х0 = Х1 = Х2 = [0]. Входные транзисторы (VT0, VT1, VT2) закрыты, т.к. на базах транзисторов присутствует малый положительный потенциал. На коллекторах этих транзисторов, при этом, потенциал положительный высокий. Этот высокий потенциал поступает на базу транзистора VT3 и открывает его. Выходное напряжение снимается с сопротивления эмиттера – Rэ1, которое является нагрузочным для данной схемы. В случае если транзистор VT3 открыт через это сопротивление течет выходной ток, значит, выходное напряжение будет достаточно высоким, что соответствует уровню логической единицы, т.е. F = [1]. Если хотя бы на одном из входов появляется уровень логической единицы, например, Х0 = [1], то соответствующий входной транзистор (VT0) открывается и закорачивает оставшиеся два транзистора VT1 и VT2. Потенциал в общей точке соединения коллекторов и на базе транзистора VT3 уменьшается. Транзистор VT3 закрывается, через Rэ1 ток не течет, следовательно, Uвых будет ≈ равно нулю, следовательно, F= [0]. Подача уровня логической единицы на другие (остальные) входы ситуацию не изменит – на выходе будет F = [0]. 3. Полупроводниковые запоминающие устройства Память ЭВМ - это её функциональная часть, предназначенная для записи, хранения и выдачи данных. Определим ряд терминов: Запоминающее устройство (ЗУ) - устройство, физически реализующее функцию памяти данных и программ. Обращение к ЗУ - это запись или считывание. Быстродействие ЗУ - определяется продолжительностью операции обра-щения к ЗУ. Запоминающий элемент (ЗЭ) - часть памяти, предназначенная для сохранения одного бита информации. Информационная емкость – это объем памяти - количество бит (байт) информации, которое можно разместить в памяти. Оперативное запоминающее устройство (ОЗУ) - энергозависимое ЗУ, служащее для первоначального (временного) сохранения вводимой информации. Постоянное запоминающее устройства (ПЗУ) - энергонезависимое ЗУ, служащее для хранения неизменной информации (управляющих программ и программ, отлаженных пользователем). Регенерация - процесс обновления путём перезаписывания информации в динамическом ОЗУ, осуществляемый с периодичностью порядка 2 миллисекунды. Регистры общего назначения (РОНы) - встроенная в кристалл микропроцессора регистровая память. Шина адреса (ША) - совокупность адресных линий, подающих код адреса ячеек памяти или внешних устройств. Шина данных (ШД) - совокупность информационных линий, по которым происходит передача разрядов кода двоичного числа. Запоминающие устройства классифицируют: 1. по месторасположению по отношению к вычислительному устройству: - внешние ЗУ; - внутренние ЗУ; 2. по назначению: - сверхоперативные (СОЗУ) - имеют быстродействие, соизмеримое с быстродействием вычислительного устройства. Служат для хранения ре-зультатов его промежуточных операций. В микропроцессорах (МП) роль СОЗУ выполняет регистровая память - встроенные в кристалл МП регистры общего назначения (РОНы). - оперативные (ОЗУ) - энергозависимые ЗУ, служащие для первоначального сохранения вводимой информации. При потере питания информация теряется; - постоянные (ПЗУ) - энергонезависимое ЗУ, служащее для хранения неизменной информации (управляющих программ и программ, отлаженных пользователем); - буферные (БЗУ) - предназначены для промежуточного хранения информации при её обмене между устройствами, работающими с разной ско-ростью. Эту роль выполняются регистровые схемы или ОЗУ малого объема; - внешние (ВЗУ) - служат для хранения большого объёма информации на внешнем по отношению к вычислительному устройству носителе, как правило, магнитном; 3. по физическим принципам действия: - магнитные; - полупроводниковые; - оптические. 4. по способу хранения информации: - статические; - динамические; 5. по способу доступа к ячейке: - с последовательным доступом - когда осуществляется последовательное обращение к ячейкам до тех пор, пока не произойдет обращение к нужной ячейке с заданным адресом. Примером может служить накопитель на магнитной ленте; - с циклическим доступом - когда из нужной ячейки информация считывается в определенные моменты, разделенные интервалом времени; - с произвольным доступом. Информационная ёмкость (объём) памяти Один разряд двоичного слова - 1 бит информации - сохраняется в элементарной ячейке памяти, называемой запоминающим элементом (ЗЭ). Для хранения информации, содержащейся в многоразрядном слове, необходима одномерная матрица памяти, приведена на рисунке 1. Информационный объём ЗУ а), в которой разряды расставлены в соответствии со степенью числа 2. Разряд, соответствующий нулевой степени, называют младшим, максимальной - старшим. А для работы с большими массивами информации необходимы двумерные матрицы ЗЭ, имеющие заданную разрядность (ширину) и количество строк (длину). Так, на рисунке 1 Информационный объём ЗУ б), показана матрица для хранения четырёх 8-разрядных чисел. Разрядность задают в битах или байтах (1 байт = 8 бит). Каждое число в память записывается по определенному адресу, задаваемому также в двоичном коде. Так, на рисунке 1 Информационный объём ЗУ б), первое число (010011102 = 7810) имеет адрес 002, следующее ( 010001002 = 6810) - адрес 012, далее (110011002 = 20410) – адрес 102 и последнее (110111112 = 22310) - адрес 112. Таким образом, если n - разрядность адреса, то количество строк матрицы памяти будет равно 2n. Информационный объём памяти обычно задают в более крупных, чем байт, единицах - в кило-, мега- и гигабайтах: 1 Кбайт = 210 байт = 1024 байт; 64 Кбайт = 216 байт = 65536 байт и т.д. Рисунок 1 Информационный объём ЗУ: а) - одномерная матрица для хранения одноразрядного числа; б) - двумерная матрица на четыре 8-разрядных числа Структурные схемы ЗУ В общем случае структурные схемы определяют основные функциональные части системы, в нашем случае БИС ЗУ, их назначение и взаимосвязи и служат для общего ознакомления с работой ЗУ. Именно структурные схемы БИС и приводятся в справочной литературе по интегральным схемам. Статическое ОЗУ с матричным накопителем Структурная схема приведена на рисунке 2. Здесь DI (от англ. data input ) - линия входных данных; CS - (от англ. cheap select ) - выбор кристалла - сигнал, разрешающий работу БИС ОЗУ; - (от англ. write - запись, read - чтение) - сигнал управления записью (нулевой уровень активен, что показано в виде инверсии сигнала) и чтением (единичный уровень); DO - (от англ. data output ) - линия выходных данных. Рисунок 2. Структурная схема статического ОЗУ с матричным накопителем На основе двоичного кода адресной шины с помощью дешифраторов адресных линий X и Y формируются разрешающие сигналы по одной строке и одному столбцу накопителя, определяя адресованную ячейку. Устройство управления задает режимы работы ЗУ в соответствии с комбинацией сигналов CS и , что отображено в таблице истинности ЗУ и временной диаграмме его работы, приведенной на рисунке 3 Временная диаграмма работы статического ОЗУ с матричным накопителем. Таблица истинности статического ОЗУ Рисунок 3. Временная диаграмма работы статического ОЗУ с матричным накопителем Сигнал - выбор кристалла CS играет роль синхросигнала, определяющего начало записи или считывания информации. К моменту установления разрешающего уровня сигнала CS = 1, должны быть сформированы требуемые значения остальных сигналов (код адреса на шине адреса (ША), управление записью и чтением и входные данные на шине данных (ШД) На рисунке 4 приведены примеры функциональных (условно-графических) обозначений БИС статических ОЗУ, выполненных по различным технологиям. Рисунок 4. Функциональные (условно-графические) обозначения статических ОЗУ В таблице приведены основные параметры, приведенных на рисунке 4 статических ОЗУ. Здесь КМОП - комплементарная технология на МОП-транзисторах, И2Л - интегральная инжекционная логика. Таблица Параметры статических полупроводниковых ОЗУ Обозначение БИС Технология изготовления Информационная емкость, бит Время выборки, нс КР188РУ2А КМОП 256x1 500 132РУ1 n МОП 1024x1 400 КР541РУ1 И2Л 4Кx1 120 КР185РУ5 ТТЛ 1Кx1 330 Динамическое ОЗУ с матричным накопителем Структурная схема приведена на рисунке 5 . Здесь - сигнал выбора строки; - сигнал выбора столбца; - сигнал управления записью/чтением; m - разрядность строки накопителя запоминающих элементов; n- разрядность столбца накопителя ; M = 2m - количество адресных линий строк; N = 2n - количество адресных линий столбцов. Адрес числа на ША задается (m+n)-разрядным двоичным числом, сохраняемым в регистре адреса. Рисунок 5. Структурная схема динамического ОЗУ с матричным накопителем При , m -разрядный адрес строки фиксируется в регистре адреса. При этом дешифратор адресных линий X выбирает одну из M строк накопителя. При последующей подаче , как показано на рисунке 6 Временная диаграмма работы динамического ОЗУ с матричным накопителем, производится регенерация строки путем передачи информации из всех запоминающих (ЗЭ) адресованной строки в N двунаправленных усилителей с последующей записью в те же ЗЭ. Таким образом, формируя на адресной шине последовательность адресов строк, можно за M тактов обеспечить полную регенерацию всего объема памяти. Это время не должно превышать 2 миллисекунды, за которое происходит полный разряд конденсатора - основы ЗЭ динамического ОЗУ. Таблица истинности динамического ОЗУ с матричным накопителем Рисунок 6. Временная диаграмма работы динамического ОЗУ с матричным накопителем Для чтения или записи нужно после адреса строки подать n-разрядный код адреса столбца. При активном сигнале выбора столбца дешифратор адресных линий Y обеспечит выбор одного из N двунаправленных усилителей. При будет производиться запись, а при - чтение из одного выбранного ЗЭ строки. На рисунке 7 приведены примеры функциональных (условно-графических) обозначений БИС динамических ОЗУ, выполненных по различным технологиям, а далее в таблице приведены параметры динамических полупроводниковых ОЗУ, приведенных на рисунке 7. Рисунок 7. Примеры функциональных (условно-графических) обозначений БИС динамических ОЗУ Таблица Параметры динамических полупроводниковых ОЗУ, приведенных на рисунке 7 Обозначение БИС Технология изготовления Информационная емкость, бит Время выборки, нс КР507РУ1 p МОП 1Кx1 400 565РУ1А n МОП 4Кx1 200 Постоянные запоминающие устройства Постоянные запоминающие устройства (ПЗУ) предназначены для постоянного, энергонезависимого хранения информации. По способу записи ПЗУ классифицируют следующим образом: - однократно программируемые маской на предприятии-изготовителе; - однократно программируемые пользователем с помощью специальных устройств, называемых программаторами - ППЗУ; - перепрограммируемые, или репрограммируемые ПЗУ - РПЗУ. Отсюда ключевые термины: Масочные ПЗУ – устройства однократно программируемой памяти. Программируемые ПЗУ (ППЗУ) - диодные или транзисторные матрицы, программируемые однократно пользователем. Репрограммируемые ПЗУ (РППЗУ) – устройства с возможностью стирания и перезаписи информации. Масочные ПЗУ Программирование масочных ПЗУ происходит в процессе изготовления БИС. Обычно на кристалле полупроводника вначале создаются все запоминающие элементы (ЗЭ), а затем на заключительных технологических операциях с помощью фотошаблона слоя коммутации реализуются связи между линиями адреса, данных и собственно запоминающим элементом. Этот шаблон (маска) выполняется в соответствии с пожеланиями заказчика по картам заказа. Перечень возможных вариантов карт заказов приводится в технических условиях на ИМС ПЗУ. Такие ПЗУ изготавливаются на основе матриц диодов, биполярных или МОП-транзисторов. Примеры функциональных (условно-графических) обозначений БИС масочных ПЗУ приведены на рисунке 8. Рисунок 8. Примеры функциональных (условно-графических) обозначений БИС масочных ПЗУ В таблице приведены параметры полупроводниковых масочных ПЗУ, приведенных на рисунке 8. Таблица Параметры полупроводниковых масочных ПЗУ, приведенных на рисунке 8 Обозначение БИС Технология изготовления Информационная емкость, бит Время выборки, нс 505РЕ3 pМОП 512x8 1500 К568РЕ1 nМОП 2Кx8 120 К596РЕ1 ТТЛ 8Кx8 350 Программируемые ПЗУ Программируемые ПЗУ ( ППЗУ ) представляют собой такие же диодные или транзисторные матрицы, как и масочные ПЗУ, но с иным исполнением ЗЭ. Доступ к запоминающему элементу обеспечивается подачей логического 0 на линию адреса ЛА i. Запись в него производится в результате осаждения (расплавления) плавких вставок ПВ, включенных последовательно с диодами, эмиттерами биполярных транзисторов, стоками МОП-транзисторов. Плавкая вставка ПВ представляет собой небольшой участок металлизации, который разрушается (расплавляется) при программировании импульсами тока величиной 50 100 микроампер и длительностью порядка 2 миллисекунд. Если вставка сохранена, то в ЗЭ записан логический 0, поскольку реализована цепь между источником питания и землей на ЛА i через диод (в транзисторных матрицах – через открытый транзистор). Если вставка разрушена, то указанной цепи нет и в ЗЭ записана логическая 1. Примеры функциональных (условно-графических) обозначений БИС ППЗУ приведены на рисунке 9. Рисунок 9. Примеры функциональных (условно-графических) обозначений БИС ППЗУ В таблице приведены параметры ППЗУ, приведенных на рисунке 9. Таблица Параметры ППЗУ, приведенных на рисунке 9 Обозначение БИС Технология изготовления Информационная емкость, бит Время выборки, нс КР556РТ4 ТТЛШ 256x4 70 К541РТ1 И2Л 256x4 80 КР565РТ1 n МОП 1Кx4 300 Репрограммируемые ПЗУ Репрограммируемые ПЗУ (РПЗУ) делятся на два основные вида: 1. на основе МОП-матриц, в которых между металлическим затвором и слоем изолирующего оксида осаждается тонкий слой нитрида кремния. Отсюда и название технологии изготовления МНОП – металл – нитрид – оксид – полупроводник. Этот материал имеет свойство сохранять электрический заряд (положительный или отрицательный в зависимости от материала МОП-матрицы) после подачи на затвор транзистора программирующего импульса. Амплитуда этого импульса в несколько раз превышает напряжение источника питания ПЗУ в рабочем режиме (+ 5 В) и достигает 20 30 В. Длительность программирующего импульса составляет порядка десятков миллисекунд. При отсутствии дополнительных сигналов программирования или при отключении источника питания заряд в слое нитрида кремния будет сохраняться достаточно долго (гарантия порядка 10 лет). Стирание информации в РПЗУ данного вида производится также электрическим путем. Часто допускается возможность не только общего стирания всего объема информации, но и избирательное (пословное) стирание с последующим выполнением пословной записи. Примеры РПЗУ данного типа приведены на рисунке 10, а далее в таблице – их параметры. Рисунок 10. Примеры функциональных (условно-графических) обозначений БИС РППЗУ с электрическим стиранием информации Таблица Параметры РППЗУ, на основе МОП-матриц, приведенных на рисунке 10 Обозначение БИС Технология изготовления Информационная емкость, бит Время выборки, нс К1601РР1 МНОП 1Кx4 1,5 К505РР1 ТТЛШ 256x8 0,85 2. РПЗУ со стиранием информации ультрафиолетовым (УФ) облучением кристалла. Облучение производится в течение 10 20 минут через прозрачную кварцевую крышку на БИС РПЗУ. Примеры РПЗУ данного типа приведены на рисунке 11, а деле в таблице приведены их параметры. Рисунок 11. Примеры функциональных (условно-графических) обозначений БИС РППЗУ со стиранием информации ультрафиолетовым облучением Таблица Параметры РППЗУ, со стиранием информации ультрафиолетовым облучением Обозначение БИС Технология изготовления Информационная емкость, бит Время выборки, нс К573РФ1 ЛИЗНОП 1Кx8 0,45 К573РФ2 ЛИЗНОП 2Кx8 0,9 4. Регистры. Назначение регистров – прием, хранение и выдача многоразрядного двоично-кодированного числа (или др. информации). Регистры используются в качестве безадресных запоминающих устройств, преобразователей и генераторов кодов, устройств временной задержки цифровой информации, делителей частоты и др. В процессе обработки многоразрядных двоичных данных в цифровых устройствах возможны две формы представления информации: параллельная и последовательная. При представлении информации в параллельной форме на выходе устройства для каждого разряда имеется свой выход. Параллельная форма представления информации в виде 8-разядного двоичного кода 10101110 показана на рис При работе цифровых устройств возможны случаи, когда двоичные данные, например, х7 х6 х5 х4 х3 х2 х1 х0 = 11001110 должны поступать поразрядно, начиная с младшего х0 или старшего х7 разряда Такая форма представления данных называется последовательной Регистр строится в виде набора триггеров, каждый из которых предназначен для хранения цифр определенного разряда двоичного числа. Т.О. регистр для хранения n-разрядного двоичного числа должен содержать n триггеров. Регистры могут применяться для выполнения и некоторых других функций: сдвиг хранимого в регистре числа на определенное количество разрядов влево или вправо, преобразование числа из последовательной формы (при которой оно подается последовательно разряд за разрядом ) в параллельную (с передачей всех разрядов одновременно) либо, наоборот, преобразование из параллельной формы числа в последовательную. Классификация регистров 1. В зависимости от формы представления числа (параллельной или последовательной), используемой при его вводе в регистр, различают два типа регистров: параллельные и последовательные. В параллельный регистр число, которое предназначено для хранения, подается одновременно всеми разрядами, т.е. в параллельной форме и выводится тоже параллельно. В последовательный регистр ввод числа производится путем последовательной во времени подачи цифр отдельных разрядов (обычно начиная с младшего разряда), т.е. в последовательной форме, можно сказать, что информация бит за битом «проталкивается» через регистр и выводится также последовательно. Также существуют параллельно- последовательные регистры, ввод и вывод информации в таких регистрах осуществляется как в параллельном, так и в последовательном виде. 2. В зависимости от способа представления информации регистры делятся на однофазные и парафазные: однофазные – информация представляется в прямом или обратном (инверсном) коде; парафазные – информация представляется и в прямом, и в обратном коде. Время ввода числа в регистр параллельного типа равно времени ввода одного разряда. Время ввода числа в регистр последовательного типа равно m×T, где m - число разрядов вводимого числа, а T - период следования тактирующих сигналов, осуществляющих ввод (вывод) информации. Параллельные регистры Параллельный регистр используется для кратковременного хранения чисел, представленных в параллельном двоичном коде. Поэтому параллельные регистры называются еще регистрами памяти. Рассмотрим способы построения регистров памяти на синхронизируемых RS-триггерах. Каждый триггер служит для хранения одного разряда числа, значит, для хранения m-разрядного двоичного числа необходимо иметь m SСR-триггеров. Как следует из таблицы истинности RS-триггера, для установки в единицу (или говорят для записи единицы в триггер) необходимо подавать единицу на вход S и нуль на вход R, а для сброса в нуль (записи нуля) – наоборот – единицу на вход R и нуль на вход S, т.е. информация должна поступать на оба входа такого триггера. Полученный регистр будет парафазным, причем вход S - прямой, а вход R - инверсный. Для синхронной записи во все триггеры одновременно, их тактовые входы необходимо объединить в одну шину, как показано на рисунке. Структурная схема параллельного парафазного регистра на синхронных RS-триггерах. Если необходимо построить параллельный регистр на SСR-триггерах однофазного типа, то вход R не используется. Чтобы получить нулевой сигнал на выходе, при Sn=0, необходимо чтобы Qn=0, т.е. перед записью необходимо обнулить триггер. Для этого нужно объединить все входы R и подать на эти объединенные входы логические единицы. Таким образом, осуществляется предварительная установка (а точнее сброс) триггеров в нулевое состояние. Если теперь на входы S соответствующих триггеров подать значения записываемых разрядов исходного кода, то они зафиксируются на выходах триггеров. Структурная схема параллельного однофазного регистра на синхронных RS-триггерах. Таким образом, при реализации регистров на основе синхронизируемых RS-триггеров требуется подача разрядов исходного числа в прямом и инверсном коде, либо предварительное обнуление всех триггеров, что не всегда является удобным. В этом отношении удобны регистры на D-триггерах. В них информация может быть записана по одному входу и без предварительного обнуления. Структурная схема параллельного однофазного регистра на D-триггерах. Условно-графическое обозначение регистров на принципиальных электрических схемах может иметь вид: УГО микросхемы парафазного (или однофазного) параллельного регистра на снхронизируемых RS-триггерах УГО микросхемы однофазного параллельного регистра на D-триггерах: Сдвигающие (или сдвиговые) регистры Сдвигающие регистры предназначены для преобразования информации путем ее сдвига вправо или влево под воздействием тактовых импульсов. Суть сдвига состоит в том, что цифра, имевшаяся до сдвига в i-том разряде регистра, передвигается в соседний справа (i-1)-ый разряд. Т.е. значение, например, четвертого разряда передвигается в третий разряд, значение третьего разряда – во второй и т.д. В крайний левый разряд заносится значение подаваемое извне, а цифра крайнего правого разряда числа выдвигается из регистра во внешнюю цепь. Пример сдвига числа на один разряд вправо: Для построения сдвиговых регистров чаще всего используются D-триггеры, управляемые одним фронтом синхронизирующего сигнала, но могут использоваться и другие типы триггеров, управляемые одним фронтом синхросигнала, либо триггеры, построенные по принципу двухступенчатого запоминания информации. Сдвиговый регистр, построенный на D-триггерах имеет вид: Выход Q триггера каждого из разрядов подключен к входу D триггера соседнего, более младшего разряда. Т.о., при нулевом уровне синхронизирующего сигнала хранящееся в триггере значение разряда числа передается на вход триггера соседнего справа разряда и производит в нем подготовку управляющих цепей. В момент положительного фронта синхроимпульса С, каждый из триггеров переключается в состояние, соответствующее действовавшему на входе D сигналу, и число в регистре оказывается сдвинутым вправо на один разряд; в старший разряд заносится значение, подаваемое извне на вход D триггера этого разряда. Для осуществления сдвига влево необходимо в сдвиговом регистре изменить связи между триггерами, подключая выход триггераQi ко входу Di-1 триггера соседнего слева - более старшего разряда. Сдвиговые регистры имеют разнообразные применения. К ним относятся последовательный регистр. Последовательные регистры Последовательный регистр представляет сдвиговый регистр, в который многоразрядное двоичное число вводится последовательно цифра за цифрой, обычно начиная с цифры младшего разряда, через один из его крайних разрядов, обычно, через старший. Последовательный регистр предназначен для кратковременного хранения информации, но, в отличие от параллельного регистра, в нем осуществляется логическая операция сдвига кода хранимого числа на любое количество разрядов. Ввод информации в последовательный регистр осуществляется по одному последовательному каналу V. Сдвиг кода числа происходит с помощью синхронизирующих импульсов С. Из рисунка видно, что информация с первым тактирующим импульсом со входа V передается на выход первого и вход второго триггеров. С приходом второго тактирующего импульса информация из первого триггера перепишется на выход второго триггера. На выход первого триггера запишется новое значение с входа V. Таким образом, будет осуществляться сдвиг исходного кода вправо. Структурная схема последовательного регистра, у которого выходная информация снимается в виде последовательного кода, имеет вид: Временные диаграммы (осциллограммы) иллюстрируют работу последовательного регистра, у которого выходная информация снимается в виде параллельного кода, при вводе числа 1011, подаваемого на вход последовательно разряд за разрядом, начиная с младшего. В момент t1 появление синхроимпульса на входе С вызывает сдвиг информации в регистре на один разряд вправо. Если до этого момента в регистре было число 0000, то в результате сдвига в первом, втором, третьем разрядах сохранится значение 0; в четвертый разряд будет со входа принято значение 1. Т.о. в регистре возникает число 1000. В момент t2 появления следующего синхроимпульса процессы сдвига и приема очередного разряда вводимого числа приводят регистр в состояние 1100. Далее, в момент t3 в регистре образуется число 0110 и, наконец, в момент t4 – число 1011. Поданное на вход число оказывается зафиксированным в регистре. Последовательные регистры находят ограниченное применение. Широкое распространение получили последовательно-параллельные регистры. На их базе строятся преобразователи кодов из последовательного в параллельный и из параллельного в последовательный. Для реализации параллельного вывода информации в последовательном регистре достаточно использовать выходы Qi всех триггеров. Чтобы реализовать ввод информации как в последовательном, так и в параллельном виде, можно использовать D-триггеры с асинхронной установкой в нуль или единицу. 5. Типовые функциональные узлы цифровых устройств К комбинационным логическим устройствам относятся: • Мультиплексоры • Демультиплексоры • Преобразователи кодов • Шифраторы • Дешифраторы • Цифровые компараторы Рассмотрим коротко каждое из устройств. Мультиплексоры Мультиплексор – это комбинационное логическое устройство, предназначенное для управляемой передачи данных от нескольких источников информации в один выходной канал. Т.о., мультиплексоры (и демультиплексоры, которые рассмотрим ниже) предназначены для осуществления коммутации сигналов. В зависимости от типа сигналов различают аналоговые и цифровые устройства. При этом, аналоговые мультиплексоры и демультиплексоры могут коммутировать как аналоговые так и цифровые сигналы, а цифровые устройства аналоговые сигналы коммутировать не могут. Можно сказать, что мультиплексоры осуществляют коммутацию нескольких входных сигналов поочередно на один выход. Переключатели мультиплексора работают синхронно и передают информацию от нескольких источников по одному каналу в приемное устройство. Для обеспечения синхронности переключения организуется или дополнительный канал для передачи синхроимпульсов, или для этой цели используется один из входных каналов. Типовое применение мультиплексора – это передача информации от нескольких разнесенных в пространстве источников (как правило, датчиков) информации на вход одного приемника. Например, необходимо измерять температуру в нескольких помещениях и результаты измерений ввести в одно регистрирующее устройство. Т.к. температура меняется медленно, для получения достаточной точности совсем не обязательно измерять ее постоянно, достаточно получать информацию через некоторые фиксированные промежутки времени. Именно эту функцию, т.е. подключение различных источников информации к одному приемнику по заданной команде и выполняет мультиплексор. Согласно определению, мультиплексор должен иметь один выход и две группы входов: информационные и адресные ,кроме этого, может имеется синхровход. Код, подаваемый на адресные входы, определяет, какой из информационных входов в данный момент подключается к выходному выводу. Поскольку n-разрядный двоичный код может принимать 2n значений, то, если число адресных входов мультиплексора равно n, то число информационных входов должно равняться 2n. Мультиплексор снабжается входом разрешения работы (или синхровходом) Е и дополнительным инверсным выходом . Условно –графическое обозначение мультиплексора Работу мультиплексора описывают с помощью таблицы истинности. Таблица истинности мультиплексора с двумя адресными входами Е А1 А0 1 Х Х 1 1 1 1 1 2 2 1 1 3 3 Из таблицы видно, что если Е = 1, то = 0, и = 0, = 1. Функция алгебры логики, описывающая работу мультиплексора имеет вид: Логическая схема мультиплексора (схемная реализация) на примере интегральной схемы типа 555КП7 имеет вид: Число информационных входов у реально выпускаемых промышленностью мультиплексоров не превышает 16. Для расширения числа информационных входов на основе мультиплексора с шестнадцатью информационными входами (или менее) строят так называемое мультиплексорное дерево ,используя несколько микросхем мультиплексоров. Демультиплексоры Демультиплексор – это комбинационное логическое устройство, предназначенное для управляемой передачи данных от одного источника информации в несколько выходных каналов. Т.о., демультиплексоры предназначены для осуществления коммутации сигналов. В зависимости от типа сигналов различают аналоговые и цифровые устройства. При этом, аналоговые демультиплексоры могут коммутировать как аналоговые так и цифровые сигналы, а цифровые устройства аналоговые сигналы коммутировать не могут. Можно сказать, что демультиплексоры осуществляют коммутацию сигнала от одного источника на один из нескольких выходов поочередно, в зависимости от заданного адреса. Переключатели демультиплексора работают синхронно и передают информацию от одного источника в одно из нескольких приемных устройств. Для обеспечения синхронности переключения организуется или дополнительный канал для передачи синхроимпульсов, или для этой цели используется один из входных каналов. Согласно определению, демультиплексор должен иметь один информационный вход, n адресных входов и 2n выходов. Демультиплексор снабжается входом разрешения работы (или синхровходом) Е и дополнительными инверсными выходами i. Условно –графическое обозначение демультиплексора Работу демультиплексора описывают с помощью таблицы истинности. Таблица истинности демультиплексора с двумя адресными входами E A1 A0 Q0 Q1 Q2 Q3 1 X X D 1 D 1 D 1 1 D Система функций алгебры логики, соответствующая таблице истинности демультиплексора имеет вид: Логическая схема, соответствующая данной системе функций алгебры логики имеет вид: При необходимости, число выходных выводов на основе рассматриваемой схемы, можно увеличить, построив структуру демультиплексорного дерева. Входящие в состав демультиплексорного дерева демультиплексоры обязательно снабжаются входом разрешения работы (синхроимпульсами), т.е. входом Е. Преобразователи кодов В цифровой технике применяются различные виды кодирования информации. Например, при выполнении операций процессором, обычно применяют несколько разновидностей двоичного кода (прямой, обратный, дополнительный, двоично-десятичный). При передаче информации по линиям связи удобно использовать другие коды, позволяющие уменьшать вероятность появления ошибки или исправлять ее в дальнейшем (например, коды Хэмминга, код два из пяти и т.д.). поэтому стоит задача преобразования информации из одного кода в другой. Эту задачу на аппаратном уровне решают преобразователи кодов. Преобразователь кода – это комбинационное логическое устройство, предназначенное для изменения вида кодирования информации. Условно – графическое обозначение преобразователя кодов Для примера рассмотрим схему преобразователя многоразрядного двоичного кода в двоично-десятичный код. Схема содержит два синхронно работающих счетчика. Верхний по схеме счетчик выполнен на делителях частоты с коэффициентом деления равным десяти. Этот счетчик преобразует последовательность поступающих на его вход импульсов двоично-десятичного кода. Второй счетчик выполнен на обычной линейке последовательно включенных счетных триггеров (Т0…Тn), и представляет собой обычный двоичный счетчик. На входы обоих счетчиков поступает одна и та же последовательность тактовых импульсов с выхода элемента И. Двоичный код – a0…an, образующийся на выходах триггеров Т0…Тn, поступает на устройство сравнения кодов, где он сравнивается с входным двоичным кодом b0…bn. В устройстве сравнения сравниваются значения кодов ai и bi. До тех пор, пока значение кода ai меньше значения bi, на выходе устройства сравнения будет присутствовать уровень логической единицы, который поступает на один из входов элемента И разрешает прохождение тактовых импульсов на входы счетчиков, которые работают синхронно. По мере поступления тактовых импульсов значение кода ai возрастает. В тот момент, когда выполнится условие ai = bi, на выходе устройства сравнения появится сигнал, соответствующий уровню логического нуля, который закроет вход элемента И, и за счет этого прекратится поступление тактовых импульсов на входы счетчиков. Процесс преобразования закончится, и на выходах двоично-десятичного счетчика появится двоично-десятичный код, по весовому значению равный весовому значению входного двоичного кода. Следует иметь ввиду, что перед каждым процессом преобразования все триггера, используемые в обоих счетчиках, должны быть сброшены, т.е переключены в исходное нулевое состояние. Для этой цели подается импульс сброса на общую шину сброса – «R». Шифраторы или кодеры Шифратор или кодер – это комбинационное логическое устройство, предназначенное для преобразования чисел из десятичной системы счисления в двоичную. Входам шифратора последовательно присваиваются значения десятичных чисел, подача сигнала на один из входов воспринимается шифратором как подача соответствующего десятичного числа. Этот сигнал преобразуется на выходе шифратора в двоичный код. Если шифратор имеет n выходов, число его входов должно быть не более чем 2n. Условно –графическое обозначение шифратора (кодера) Работает шифратор в соответствии с таблицей истинности. Таблица истинности шифратора Xi Q3 Q2 Q1 Q0 1 1 2 1 3 1 1 4 1 5 1 1 6 1 1 7 1 1 1 8 1 9 1 1 Система функций алгебры логики соответствующая данной таблице имеет вид: Q3 = X8 + X9 Q2 = X4 + X5 + X6 +X7 Q1 = X2 + X3 + X6 + X7 Q0 = X1 + X3 + X5 + X7 + X9 Логическая схема(часть) шифратора (схемная реализация): Основное применение шифраторов в цифровых системах – введение первичной информации (в виде двоичных кодов) с клавиатуры. При нажатии клавиши на одном из входов шифратора появляется логическая единица, а на выходах устанавливается соответствующий двоичный код. Дешифраторы или декодеры Дешифратор или декодер – это комбинационное логическое устройство, предназначенное для преобразования чисел из двоичной системы счисления в десятичную. На входы дешифратора подается двоичный параллельный код. В зависимости от числа входных сигналов, например n должно быть число выходных сигналов, равное m = 2n. Условно –графическое обозначение дешифратора (декодера) Работает дешифратор в соответствии с таблицей истинности. Таблица истинности дешифратора X3 X2 X1 X0 Qi 1 1 1 2 1 1 3 1 4 1 1 5 1 1 6 1 1 1 7 1 8 1 1 9 1 1 10 Система функций алгебры логики, описывающая работу дешифратора имеет вид: Логическая схема(часть) дешифратора (схемная реализация): Дешифраторы применяются, например, для того, чтобы с одного из выходов дешифратора на устройство управления поступал управляющий сигнал, когда на входах дешифратора появится определенный двоичный код. Этот код, к примеру, может соответствовать превышению какого-либо параметра (температуры, напряжения, давления), и который должен быть приведен к нормальному уровню данным управляющим устройством (задвижкой). 6 Триггеры Триггер – это логическая схема, которая представляет собой цифровой элемент с двумя устойчивыми состояниями, в каждом из которых может находиться бесконечно долгое время (пока действует напряжение питания). Переход из одного состояния в другое осуществляется при подаче на вход (или входы) запускающего импульса или соответствующего перепада напряжения. Триггер в общем виде выглядит следующим образом: У триггера имеется два выхода: - прямой, - инверсный. Сигналы на выходах взаимно инвертированы. Состояние триггера определяется по выходу . Если на выходных шинах - = 1, = 0 , то говорят, что «триггер установлен» в единицу, если = 0, = 1 , то говорят, что «триггер сброшен» в нулевое состояние. Как начальное состояние, так и переход триггера из одного состояния в другое определяется комбинацией запускающих сигналов, подаваемых на входные шины управления или информационные входы. По названию информационных входов триггеры получают свое название: S – от set – т.е установить (Q = 1) R – от reset – т.е переустановить или сбросить (Q = 0) D – от delay – задержать Т – от toggle – переключатель, триггер со счетным входом J – от jerk - быстро установить, соответствует S, устанавливает (Q=1) K – от kill- быстро сбросить, соответствует R, сбрасывает (Q = 0) По способу записи информации триггеры подразделяются: - асинхронные ; - синхронные (тактируемые). К асинхронным относятся триггеры имеющие только информационные входы (например, R S). Запись информации в эти триггеры осуществляется именно в момент поступления управляющих сигналов на его входы. Синхронные (тактируемые), кроме информационных имеют дополнительные синхровходы С, активный сигнал на которых дает разрешение на управление. Т.о. запись информации в такие триггеры осуществляется только в момент действия тактирующего импульса на синхровходе С. Триггеры с установочными входами RS – триггеры 1. Асинхронный RS – триггер с прямым управлением Простейшим триггером является RS-триггер с прямым управлением. Для такого триггера активным логическим уровнем является логическая единица, логический нуль – является отсутствием активного логического уровня. Т.о. если на входе S присутствует уровень логической единицы – S = [1], триггер должен установиться и Q = [1], если S = [0] то активный логический уровень отсутствует -триггер свое состояние не меняет. Если на входе R присутствует уровень логической единицы – R = [1], триггер должен сброситься и Q = [0]. если R = [0] то активный логический уровень отсутствует - триггер свое состояние не меняет. В общем виде RS-триггер с прямым управлением имеет вид: Строится асинхронный RS – триггер на однотипных логических элементах ИЛИ-НЕ, охваченных положительной обратной связью. Схема имеет вид: Предположим, что на выходе присутствует логическая единица, т.е. = [1], а на входах R и S присутствуют логические нули. На выходе будет присутствовать сигнал, равный логическому нулю, т.е. = [0], и в схеме будут созданы условия, обеспечивающие значение = [1]. С учетом исходных условий, на входы 3 и 4 логического элемента ИЛИ-НЕ поступит [0] с входа S и [1] выхода . На выходе в соответствии с логической операцией, которую выполняет элемент ИЛИ-НЕ, появится сигнал, равный логическому нулю, т.е. = [0], т.е. инверсное значение по отношению к выходу . Уровень логического нуля с выхода поступит в это время на вход 2 верхнего элемента ИЛИ-НЕ, на первый вход которого со входа R также поступит уровень логического нуля. Два сигнала, равные логическому нулю, поступающие на входы элемента ИЛИ-НЕ, обеспечивают на выходе уровень, равный логической единице, т.е = [1]. Таким образом, состояние верхнего элемента ИЛИ-НЕ не изменяется и будет поддерживаться состояние, которое задано изначально. Если принять в качестве исходного состояния, что триггер сброшен, т.е. на прямом выходе – логический нуль и проведя аналогичные рассуждения и логические операции, можно доказать, что триггер может находиться во втором устойчивом состоянии, когда = [0], = [1]. Работу триггеров, как реакцию на управляющие сигналы, описывают с помощью таблиц истинности. Таблица истинности № 1 (для RS-триггера с прямым управлением) S R Qn Qn+1 1 Qn Qn Режим хранения 1 1 1 1 1 1 1 1 1 1 1 1 1 - - Запрещенный режим Индекс n определяет момент времени, когда входная комбинация сигналов R и S уже поступила на вход триггера, но триггер еще не сработал. А индекс n+1определяет момент времени ,когда триггер среагировал на поступившую входную комбинацию и перешел в состояние Qn+1. Для примера рассмотрим строку 3 в таблице. В исходном состоянии триггер сброшен = [0]. После прихода на его входы сигналов S = [1], R = [0] триггер устанавливается, т.е перешел в состояние = [1]. После снятия сигналов (S = [0], R = [0]) триггер останется установленным, т.е = [1], будет находиться в режиме хранения. Остановимся на запрещенном режиме. Если на входы данного триггера подать сигналы S = [1], R = [1], то на выходах триггера образуется ситуация, когда = , что совершенно не характерно для триггеров любых типов. После снятия со входов указанных выше сигналов триггер может встать в непредсказуемое произвольное состояние, что может привести к сбоям в работе схемы. Поэтому такие комбинации являются запрещенными. 2. Асинхронный RS – триггер с инверсным управлением Для такого триггера активным логическим уровнем является логический нуль, логическая единица – является отсутствием активного логического уровня. Т.о. если на входе присутствует уровень логического нуля – = [0], триггер должен установиться и Q = [1], если = = [1] то активный логический уровень отсутствует - триггер свое состояние не меняет. Если на входе присутствует уровень логического нуля – = = [0], триггер должен сброситься и Q = [0]. если = = [1] то активный логический уровень отсутствует - триггер свое состояние не меняет. В общем виде RS-триггер с инверсным управлением имеет вид: RS – триггеры с инверсным управлением строятся на двух однотипных логических элементах И-НЕ, охваченных положительной обратной связью. Схема имеет вид: Работу RS-триггера с инверсным управлением описывает таблица истинности №2. Таблица истинности № 2 (для RS-триггера с инверсным управлением) S R QQ Qn Qn+1 1 - - Запрещенный режим 1 1 1 1 1 1 1 1 1 1 1 1 1 Qn Qn Режим хранения Синхронизируемые триггеры Для обеспечения записи информации в триггер в определенный момент времени у триггера организуют дополнительный синхровход С. Общий вид синхронизируемого RS-триггера 1. SCR-триггер с прямым управлением Данный триггер строится на логических элементах и имеет вид: 2. SCR-триггер с инверсным управлением Данный триггер строится на логических элементах и имеет вид: Для этих триггеров справедлива таблица истинности №1, при условии, что С = [1]. Если С = [0], то триггеры находятся в режиме хранения. Двухтактные схемы работы триггеров Для организации работы триггеров по двухтактной схеме применяют два синхронизируемых RS – триггера. Первый из триггеров называется М-триггером (от master – хозяин), второй называется S-триггером (от slave – раб). Благодаря общему синхроимпульсу вся система функционирует как единое целое. Рассмотрим принцип действия двухтактного триггера на примере Т-триггера, который работает по двухтактной схеме. Т-триггер (или триггер в счетном режиме) Т-триггер – это так называемый счетный триггер или триггер, работающий в счетном режиме (Т от англ. toogle – переключатель). Под счетным режимом у триггеров понимают такой режим, когда на каждый запускающий импульс или соответствующий перепад напряжения, триггер изменяет свое состояние на противоположное. В общем виде такой триггер имеет вид: Как правило, триггеры работающие в счетном режиме имеют один информационный вход, но у них могут быть дополнительные установочные входы – R и S, а также синхровход С. Способов организации работы триггеров, работающих в счетном режиме, имеется много. В качестве примера рассмотрим Т-триггер, построенный на двух синхронизируемых RS-триггерах. Схема имеет вид: Триггер работает в два такта. В первый такт, когда сигнал на входе Т = 0 (участок 1 на рисунке «эпюры Т-триггера»), сигналы на входах R1 = S1 = 0 и триггер Т1 сохраняет свое предыдущее состояние (находится в режиме хранения). В это же время = 1 и информация с выходов триггера Т1 переписывается в триггер Т2. Например, если 1 = 0, 1 = 1, и 2 = 0, 2 = 1 (участок 2 на рисунке «эпюры Т-триггера»). Затем, во втором такте, с выходов триггера Т2 на вход S поступает единица (с выхода 2), а на вход R поступает нуль ( с выхода 2 ), при этом, Т = 1, = 0 (участок 3 на рисунке «эпюры Т-триггера). На выходе 1 появляется единица, на выходе 1 появляется, соответственно, нуль (участок 4 на рисунке «эпюры Т-триггера»). Т.к. = 0, триггер Т2 переходит в режим хранения и состояния не меняет (участок 2а на рисунке «эпюры Т-триггера»). При поступлении на вход Т очередного перепада - Т = 0, = 1 (участок 5 на рисунке «эпюры Т-триггера»), информация из триггера Т1 переписывается в триггер Т2 и появляется на выходе 2 (участок 6 на рисунке «эпюры Т-триггера»), т.е. 2 = 1, 2 = 0. После того, как сигнал на входе Т стал равным единице, снова измениться состояние только триггера Т1, т.к. сигналы с выходов триггера Т2 по цепи положительной обратной связи перейдут на входы S1 и R1. 1 снова станет равным нулю , 1 = 1 (участок 7 на рисунке «эпюры Т-триггера»). Следующее изменение состояния триггера Т2 происходит только после того как сигнал на входе Т снова станет равным нулю и сигналы с выходов триггера Т1 перепишутся в триггер Т2 (участок 8 на рисунке «эпюры Т-триггера») ,то есть по заднему фронту сигнала Т. Эпюры (поясняющие работу) Т-триггера Из приведенных эпюр видно, что Т- триггер из нуля в единицу переключается по заднему фронту нечетных импульсов на счетном входе, а из единицы переключается в нуль по заднему фронту четных. Т.о. срабатывание счетного (или Т-триггера) происходит по заднему фронту входного сигнала (на рисунке «эпюры Т-триггера» задние фронты показаны стрелками). D- или DC-триггер (триггер задержки) D или DC-триггер, работающий по двухтактной схеме, может быть выполнен на двух синхронизируемых RS-триггерах В общем виде такой триггер имеет вид: Как видно, кроме информационного входа D, у триггера имеется синхровход С. Схема, построенная на двух синхронизируемых RS-триггерах, имеет вид: Запись информации, поступающей на вход D, осуществляется в первый триггер – Т1 после прихода синхронизирующего (тактирующего) импульса на вход С, но появляется на выходе второго триггера – Т2, только после окончания синхроимпульса С. Следует отметить, что на выходе второго триггер Q2 появится только тот уровень, который присутствовал на входе D в момент перехода сигнала синхроимпульса из единичного уровня в нулевой. Эпюры (поясняющие работу) D-триггера Как видно из приведенных эпюр, при С = 1, сигнал на выходе первого триггера - Q1 повторяет форму сигнала на входе D (участок 1 на рисунке «эпюры D-триггера») , но на Q2 сигнал не изменяется. На выходе Q2 появится уровень единицы (участок 3 на рисунке «эпюры D-триггера») только после перехода сигнала С из единичного в нулевой уровень (участок 2 на рисунке «эпюры D-триггера»), т.е по заднему фронту синхроимпульса. D-триггер можно перевести в счетный режим, т.е. преобразовать в Т-триггер. Для этого необходимо ввести обратную связь – сигнал с инверсного выхода подать на вход D. В качестве счетного (информационного) входа будет служить теперь вход С, вход D при этом не используется. Схема D-триггера в счетном режиме имеет вид: Универсальный JK-триггер JK-триггер называется универсальным, т.к он может функционировать как RS-триггер, его можно преобразовать в D-триггер и в Т-триггер, имеется вход синхронизации, а также у JK-триггера отсутствуют запрещенные состояния. В общем виде такой триггер имеет вид: Схема одного из возможных вариантов построения двухтактного JK-триггера имеет вид: Как и любой синхронизируемый триггер, JK-триггер будет реагировать на сигналы, поступающие по входам J и K только в том случае, если С = 1. Если С = 0 триггер будет находиться в режиме хранения. Таблица истинности (закон функционирования) JK-триггера приведена ниже. Таблица истинности универсального JK-триггера при С = 1 J K Qn Qn+1 1 1 Режим хранения 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Счетный режим Коротко рассмотрим таблицу истинности JK-триггера. Строки, где J = K = 0: триггер в этом случае не будет реагировать на входные сигналы, и будет находиться в режиме хранения. Строки, где J=0, К=1 и наоборот, J=1, К=0 : будет происходить запись информации, поступающей на J и K, при условии, что С = 1. Причем реакция рассматриваемого JK-триггера на входные сигналы будет аналогична реакции RS-триггера с прямым управлением. Это и позволяет использовать JK-триггер как RS-триггер с установочными входами. Строки, где J=1, К=1: триггер меняет свое состояние на противоположное, т.е. работает как счетный триггер. Именно это свойство позволяет использовать JK-триггер в качестве Т-триггера. Если объединить входы J и K и подать на них единицу, то JK-триггер будет работать в счетном режиме. Для того, чтобы использовать JK-триггер в качестве Т-триггера нужно сделать следующее: объединить входы J и K и подать на них единицу, а в качестве счетного входа использовать вход С, либо подавать постоянно единицу на вход С, а объединенные входы J и K использовать в качестве информационного входа. Схемное решение имеет вид: Либо: Применение JK-триггеров в качестве D-триггеров имеет вид: Применение триггеров Выделяют три функциональные возможности применения триггеров: 1. В качестве счетчиков количества импульсов, поступивших на вход устройства; 2. В качестве точного делителя частоты следования импульсов прямоугольной формы; 3. В качестве элементов памяти. Другие возможные области применения триггеров базируются на основе сочетания или комбинации рассмотренных функциональных возможностей. Счетчики импульсов на триггерах Счетчик импульсов – последовательностное устройство, которое в цифровых схемах может выполнять следующие операции над кодовыми словами (т.е. числами, представленными в двоичном коде): 1. Установка в исходное состояние (сброс в «нуль» или установка в «единицу» всех разрядных триггеров счетчика в зависимости от режима его работы; 2. Запись входной информации (кодового слова) в параллельной или последова-тельной форме; 3. Хранение информации; 4. Выдача хранимой информации в параллельной форме; 5. Операция инкремент над кодовым словом, т.е. увеличение хранящегося кода на единицу; 6. Операция декремент над кодовым словом, уменьшение хранящегося кодового слова на единицу. По способу переноса информации счетчики подразделяются на: • Счетчики с параллельным переносом; • Счетчики с последовательным переносом. Счетчики с параллельным переносом: Ко всем разрядам такого счетчика информация о состоянии предыдущих разрядов поступает параллельно, а также одновременно к ним поступают счетные (входные) импульсы. Счетчики с последовательным переносом: У таких счетчиков под воздействием входного импульса состояния переключающих разрядов изменяются последовательно друг за другом Рассмотрим подробнее работу счетчиков с последовательным переносом. Организовать работу счетчика импульсов на триггерах можно, включив последовательно несколько триггеров, работающих в счетном режиме. Схема такого счетчика, построенного на Т-триггерах имеет вид: Входы R служат для одновременного сброса всех разрядных триггеров перед началом счета в исходное нулевое состояние, т.е. если R = 1, то Q1 = 0, Q2 = 0, Q3 = 0, Qi = 0. Эти входы объединены в так называемую шину сброса. У каждого следующего триггера вход Т соединен с выходом Q (прямым) предыдущего. Вход Т первого триггера является входом всего счетчика. Информация о результате счета снимается с выходных шин, которые организованы на прямых выходах разрядных триггеров Qi. Триггеры реагируют на задний фронт (отрицательный перепад) запускающего импульса, формируемого как у входного запускающего импульса, так и на выходе каждого предыдущего триггера. Проанализировать работу счетчика можно рассмотрев его эпюры, которые учитывают входные и выходные сигналы всех триггеров, входящих в состав счетчика. Выводы на основе эпюр счетчика импульсов: 1. Частота на выходе каждого последующего триггера точно в 2 раза меньше, чем на его входе. (Период, соответственно в 2 раза больше). Т.е. такую цепь триггеров можно использовать в качестве точного делителя частоты с коэффициентом деления кратного 2n, где n – число последовательно включенных триггеров. 2. Схема обладает способностью считать количество импульсов. Предположим, что в момент времени 5 входные импульсы прекратились: первый триггер – ТТ1 установился в единицу, т.е. Q1=1, второй триггер – ТТ2 сброшен, т.е. Q2=0, третий триггер ТТ3 установлен, т.е. Q3=1. Если считать, что на выходах Qi записано число в двоичной системе счисления, где Q1 – младший разряд, то при переводе числа 101 в десятичную систему счисления получим число 5, которое соответствует количеству импульсов, поступивших на вход. Если на вход поступит еще один импульс, то состоянию триггеров на выходах будет соответствовать комбинация 110, что соответствует числу 6 в десятичной системе счисления. Т.о., к числу, записанному в счетчике, от поступления предыдущей пачки импульсов добавится еще один, т.е. осуществляется суммирование. Поэтому такой счетчик называется суммирующим. Максимальное число импульсов, которое может однозначно сосчитать такая цепь триггеров, определяется следующим образом: где n – число триггеров. При поступлении на вход импульса, номер которого равен 2n, все триггеры сбрасываются в исходное нулевое состояние, счет начинается заново. 3. Рассматриваемая цепь триггеров обладает свойствами памяти, т.к. после прекращения поступления импульсов на вход, на выходах сохраняется комбинация, соответствующая числу импульсов, прошедших на вход до прекращения и все триггеры переходят в режим хранения. Для организации работы вычитающего счетчика (осуществляющего операцию декремент) необходимо в схеме входы последующих триггеров подключить к инверсным выходам предыдущих. Информация будет сниматься с прямых выходов Qi. Для получения результата счета необходимо двоичное число, снятое с выходных шин, проинвертировать и перевести в десятичную систему счисления. Схема трехразрядного вычитающего счетчика импульсов, на Т-триггерах имеет вид: Эпюры счетчика импульсов, работающего в режиме вычитания, отличаются от эпюр счетчика, работающего в режиме суммирования, т.к. перед началом счета все разрядные триггеры должны быть установлены, т.е. Qi = 1. Если в счетчике предусмотрено переключение режимов с суммирующего на вычитающий, то такой счетчик называется реверсивным. 7.Цифровые сумматоры Цифровые сумматоры предназначены для выполнения операций арифметического сложения и вычитания. Операции производятся с цифрами, представленными в виде параллельного двоичного кода. Для перевода чисел из двоичного кода в десятичный используются дешифраторы. Для перевода из десятичного кода в двоичный – шифраторы. Цифровые сумматоры подразделяются на следующие виды 1. Полусумматор или сумматор по модулю два или узел неравнозначности, выполняет операцию суммирования двух одноразрядных двоичных чисел, без получения результата переноса в старший разряд при переполнении. 2. Неполные сумматоры также суммируют два одноразрядных двоичных числа, но выдают сигнал переноса в старший разряд при переполнении. 3. Полные сумматоры обеспечивают суммирование и вычитание двух многоразрядных двоичных чисел. Сумматоры по модулю два или полусумматоры Предназначены для суммирования двух одноразрядных двоичных чисел без получения результата переноса. Работают в соответствии с функцией: где А и В – исходные числа, S – результат суммирования. Приведенная функция реализуется схемой: Условно-графическое изображение на принципиальных схемах: Таблица истинности сумматора по модулю два (полусумматора) A B S 1 1 1 1 1 1 Неполный сумматор Предназначен для суммирования двух одноразрядных двоичных чисел с выдачей результата переноса в старший разряд при переполнении. При А = В = 1 на выходе полусумматора (сумматора по модулю два) имеем S = 0. Одновременно имеем переполнение разряда. Переполнение можно учесть с помощью сигнала переноса P в старший разряд. Значение сигнала переноса определяется как: P = А · В и реализуется с помощью логического элемента И. Такой вариант сумматора будет называться неполным. Реализация такого сумматора на логических элементах будет иметь вид: На принципиальных схемах этот сумматор выглядит следующим образом: Полный сумматор Предназначен для суммирования (и вычитания) двух многоразрядных двоичных чисел. При суммировании двух многоразрядный двоичных чисел возникает необходимость суммирования трех одноразрядных чисел – два числа представляют собой соответствующие разряды суммируемых чисел Ai и Bi, а третье число – С как сигнал переноса с младшего разряда при его переполнении. Схему одного разряда полного сумматора можно построить на двух неполных сумматорах. Такая схема имеет вид: Условно-графическое изображение одного полного сумматора имеет вид: Схема многоразрядного (четырех разрядного) полного сумматора имеет вид: Приведенная схема позволяет производить операцию не только арифметического суммирования, но и вычитания. Для этого, в соответствии с законами алгебры логики, у вычитаемого используется инверсный код, а в младший разряд добавляется единица (т.е. вычитаемое преобразуется в дополнительный код), а затем преобразованное вычитаемое алгебраически суммируется с уменьшаемым. Схема для получения прямого и инверсного кода числа приведена ниже: Такие схемы включаются в цепь каждого разряда вычитаемого. Все схемы управляются от общих шин управления М и N. Если на шину М подать уровень логической единицы, а на шину N логический нуль, то реализуется прямой код. Когда М = 0, N = 1, то на выходе появляется инверсный код числа, который и используется при выполнении операции вычитания.