Микропроцессорные системы

Микропроцессорные системы Структура базовой микропроцессорной системы Вопросы   Структура микропроцессора. Организация памяти МП-систем. 16 Магистраль адреса МА 8 Магистраль данных МП MD 6-10 МУ Магистраль управления Схема синхронизации и начальной установки ПЗУ ROM ОЗУ RAM Интерфейс памяти ППА ПСА Параллельное ПоследовательУВВ ное УВВ Интерфейс периферийного оборудования Схема вклю чения процессора Процессор Сброс питание RESET Такт U СLK GND Буфер Системная магистраль Основны е функции процессора: 1. 2. 3. 4. выборка (чтение) выполняемых команд; ввод (чтение) данных из памяти или УВВ; вывод (запись) данных в память или УВВ; обработка данных (операндов), в том числе арифметические операции над ними; 5. адресация памяти, т. е. задание адреса памяти, с которым будет производиться обмен; 6. обработка прерываний и режима прямого доступа к памяти (ПДП). Внутренняя структура микропроцессора Процессор Арифметико-логическое устройство (АЛУ) PC SP RG RG RG Шина данны х Схема управления вы боркой команд Логика управления Регистр признаков Схема управления преры ваниями Схема управления ПДП PSW Шина Шина Шина Тактовы й адреса управления питания сигнал Сброс Организация памяти МП-систем Память является необходимым компонентом микропроцессорной системы. Память используется как для хранения команд, так и данных. Функции памяти обеспечиваются запоминающими устройствами (ЗУ), предназначенными для фиксации, хранения и выдачи информации в процессе работы микропроцессорной системы. При рассмотрении запоминающих устройств учитывают следующие характеристики: 1. место расположения; 2. емкость; 3. единица пересылки; 4. метод доступа; 5. быстродействие; 6. физический тип; 7. стоимость. Основны е методы доступа к памяти: 1. 2. 3. 4. последовательный, прямой, произвольный, ассоциативный. Бы стродействие ЗУ определяется параметрами: 1. время доступа; 2. длительность цикла памяти или период обращения; 3. скорость передачи. где N TN T A  R TN - среднее время считывания или записи N битов; TA - среднее время доступа; R – скорость пересылки в битах в секунду. Иерархическая архитектура памяти 64-128 Кбайт 10-15 нс 256-512 Кбайт 15-30 нс Компилятор программа Кэш-память (L1) Аппаратура Кэш-память (L2) Аппаратура 500-4000 Мбайт 20-40 мкс 1-8 Мбайт 50-100 мкс Система Регистры Основная память Аппаратура Дисковая кэш Аппаратура 20-4000 Гбайт 8-10 мс Магнитные диски 0,7-8 Гбайт >50 мс Оптические диски Неограниченная Внутренняя память Сотни байтов\<10 нс\ Взаимодействие определяют Операционная система Пользователь Магнитные ленты Внешняя память Системная плата Центральный процессор Емкость время доступа Увеличение разрядности памяти Dn-1 ИМСn-1 A0 Am CS WR D1 ИМС1 D0 ИМС0 Структура памяти на основе блочной схемы Дешифратор номера банка памяти А8,А7 А6...А0 Регистр адреса Банк0 ... 127 Банк1 128 ... 255 Банк2 256 ... 383 Регистр управления А8...А0 Запрос Шина адреса Мультиплексор/демультиплексор Шина данных Блочная структура памяти емкостью 512 слов, построенной из четырех банков по 128 слов в каждом. Банк3 384 ... 511 Блочная память с чередованием адресов по циклической схеме А1, А0 Дешифратор номера банка памяти Запрос Шина адреса А8...А0 Блок управления А8...А2 Регистр адреса 0 Регистр адреса 1 Регистр адреса 2 Регистр адреса 3 Банк0 ... 508 Банк1 1 ... 509 Банк2 2 ... 510 Банк3 3 ... 511 Регистр Регистр Регистр Регистр Мультиплексор/демультиплексор Шина данных Блочно-циклическая схема расслоения памяти Банк0 Банк1 Банк2 Банк3 Модуль0 Модуль1 1 2 3 ... ... 126 127 Модуль2 Модуль3 128 129 130 131 ... ... 254 255 Модуль4 Модуль5 256 257 258 259 ... ... 382 383 Модуль6 Модуль7 384 385 386 387 ... ... 510 511 Усилители считывания/ записи Дешифратор адреса столбца Входной регистр Входной регистр данных данных RAS CAS WE Массив запоминающих элементов Дешифратор адреса строки Регистр адреса Регистр адреса столбца строки Структура микросхемы памяти OE CS Синхронизация и управление Аn...А0 Dm...D0 Запоминаю щий элемент статического ОЗУ Uпит Выход Уст. в 1 Выбор ячейки Уст. в 0