Цифровая схемотехника

Волгоградский государственный технический университет Составитель Бердник В.Л. Конспект лекций по дисциплине «Цифровая схемотехника» Волгоград 2013 Введение Рекомендуемая литература 1. Быстров Ю.А. Электронные цепи и микросхемотехника: Учебник. – М.: Высш, шк., 2002. – 384 с. 2. Гусев В. Г. Электротехника и микропроцессорная техника: Учебник для вузов. – М.: Высшая школа, 2006. – 800 с. 3. Каган Б.Н. Электронные вычислительные машины и системы: Учеб. пособие для вузов. – 2-е изд., перераб. и доп. – М.: Энергоатомиздат, 1985. – 552 с. 4. Нарышкин А. К. Цифровые устройства и микропроцессоры: Учеб. пособие для студ. Высш. Учеб. Заведений – М.: Издательский центр «Академия» , 2006. – 320 с. 5. Новиков Ю. В. Введение в цифровую схемотехнику – М.: Интернет – Университет Информационных Технологий; БИНОМ. Лаборатория знаний, 2007. – 373 с. 6. Проектирование импульсных и цифровых устройств радиотехнических систем: Учеб. пособие для радиотехн. спец. вузов / Гришин Ю.П., Казаринов Ю.М., Катиков В.М. и др.; Под редакцией Ю.М. Казаринова. – М.: Высшая школа, 1985. – 319 с. 7. Савельев А.Я. Прикладная теория цифровых автоматов: Учебник для вузов по специальности Эвм. – М.: Высшая школа, 1987. – 272 с. 8. Угрюмов Е. П. Цифровая схемотехника. – СПб. : БХВ – Петербург, 2001. - 528 с. 9. Интернет ресурс http://life-prog.ru/automati.php 10. Интернет http://www.plam.ru/radioel/lekcii_po_shemotehnike/index.php Справочники по микросхемам. 1. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. – Л.: Энергоатомиздат. Ленингр. отд-ние, 1986. – 280 с. 2. Микропроцессоры и микропроцессорные комплекты интегральных микросхем: Справочник: В 2 Т. / Н.Н. Аверьянов, А.И. Березенко, Ю.И. Борщенко и др.; Под редакцией В.А. Шехнова. – М.: Радио и связь, 1988. – Т.2. – 368 с. 3. Цифровые и аналоговые интегральные микросхемы: Справочник / С. В. Якубовский, Л. И. Ниссельсон, В. И. Кулешова и др.; Под редакцией С. В. Якубовского, — М. : Радио и связь, 1989. – 496 с. 4. Шило В.А. Популярные цифровые микросхемы: Справочник. – Челябинск: Металлургия, Челябинское отделение, 1988. – 352 с. Логические операции и логические элементы Основными логическими функциями двух переменных, используемыми в устройствах цифровой обработки информации являются: • дизъюнкция (логическое сложение), • конъюнкция (логическое умножение), • сумма по модулю 2 (неравнозначность), • стрелка Пирса • штрих Шеффера. Названия и обозначения логических операций Исключающее ИЛИ. Под функцией «Исключающее ИЛИ» понимают следующее: единица на выходе появляется тогда, когда только на одном входе присутствует единица. Если единиц на входах две или больше, или если на всех входах нули, то на выходе будет нуль. Надпись на обозначении элемента ИСКЛЮЧАЮЩЕЕ ИЛИ =1 Рисунок 1 – УГО логических элементов: а) Инвертор, б) ИЛИ, в) И, г) Исключающее ИЛИ, д) ИЛИ-НЕ, е) И-НЕ. Эта операция аналогична операции арифметического суммирования, но, как и другие логические операции, без образования переноса. Поэтому она имеет другое название сумма по модулю 2 и обозначение ⊕, сходное с обозначением арифметического суммирования. Стрелка Пирса и  штрих Шеффера. Эти операции являются инверсиями операций дизъюнкции и конъюнкции и специального обозначения не имеют. Рассмотренные логические функции являются простыми или элементарными, так как значение их истинности не зависит от истинности других каких либо функций, а зависит только от независимых переменных, называемых аргументами. В цифровых вычислительных устройствах используются сложные логические функции, которые разрабатываются на основе элементарных функций.  Сложной  является логическая функция, значение истинности которой зависит от истинности других функций. Эти функции являются аргументами данной сложной функции. Например, в сложной логической функции   аргументами являются X1∨X2 и . Сложные логические функции реализуются на основе простых логических элементов, путём их соответствующего соединения для реализации конкретной аналитической функции. Функциональная схема логического устройства, реализующего сложную функцию, , приведённую в предыдущем параграфе, приведена на рисунке 2. Рисунок 2 – Пример реализации сложной логической функции Последовательность операций при синтезе цифровых устройств комбинационного типа 1 Составление таблицы истинности комбинационного цифрового устройства (КЦУ) согласно его определения, назначения, словесного описания принципа работы. 2 Составление логической формулы согласно таблицы истинности. 3 Анализ полученной формулы с целью построения различных вариантов и нахождения наилучшего из них по тем или иным критериям. 4 Составление функциональной схемы КЦУ из элементов И, ИЛИ, НЕ. Аналитическая запись логической формулы КЦУ  Запись в форме СДНФ (Совершенная дизъюнктивная нормальная форма). В СДНФ логическая формула представляет собой логическую сумму нескольких логических произведений, в каждое из которых входят все независимые переменные с отрицанием или без него. Формула получается в два этапа: а) Записывается логическая сумма произведений, в каждое из которых входят все независимые переменные. Количество слагаемых равно  числу наборов таблицы истинности, на которых логическая функция равна «1»; б) ставится знак инверсии над теми независимыми переменными, которые равны «0» в рассматриваемом наборе. Запись в форме СКНФ (Совершенная конъюнктивная нормальная форма). В СКНФ формула представляет собой логическое произведение нескольких логических сумм, в каждую из которых все независимые переменные с отрицанием или без него. Как и в предыдущем случае, формула получается в два этапа: а) Записывается логическое произведение всех сомножителей; количество сомножителей равно числу наборов таблицы истинности, на которых логическая функция равна «0»; б) ставится знак инверсии над теми независимыми переменными, которые равны «1» в рассматриваемом наборе. Структурные формулы в виде СДНФ и СКНФ эквивалентны и, с помощью законов алгебры, логики могут быть преобразованы одна в другую. Пример: Синтезировать мажоритарный логический элемент на три входа. Мажоритарным называется логический элемент, выходное состояние которого совпадает с большинством входных сигналов. На основании данного словесного описания мажоритарного элемента составлена его таблица истинности (Таблица 5). Таблица 5 - Таблица истинности мажоритарного элемента X1 X2 X3 Y 1 1 1 1 1 1 1 1 1 1  1 1 1 1 1 1 На основе таблицы истинности записывается СДНФ или СКНФ функции, а затем составляется функциональная схема элемента. СДНФ: СКНФ: Рисунок 3 Функциональная схема мажоритарного элемента Функциональная схема элемента, составленная на основе функции СДНФ мажоритарного элемента, приведена на рисунке 3. Схема  состоит из 8 элементов, имеющих общее количество входов 19. Количество входов характеризует сложность схемы и называется «Число по Квайну». Схема составленная на основе функции СКНФ, также будет иметь 19 входов. 2.3 Понятие базиса  Любая, сколь угодно сложная логическая функция, представленная таблицей истинности, может быть представлена в форме СДНФ или СКНФ. Каждая из этих формул записана с помощью логического сложения, умножения и отрицания. Поэтому для реализации логических устройств, предназначенных для обработки цифровых сигналов, в общем случае необходимо иметь элементы, выполняющие операции И, ИЛИ, НЕ. Такой набор элементов называется функционально полной системой логических элементов  или логическим базисом. Это означает, что из комбинации логических элементов И, ИЛИ, НЕ, взятых в достаточном количестве, можно построить сколь угодно сложное цифровое устройство. Базис из элементов: И, ИЛИ, НЕ называется основным. Однако, число необходимых элементов в такой системе можно уменьшить, исключив из неё либо элемент ИЛИ, либо элемент И. Например, в соответствии с теоремой де Моргана, имеем . Отсюда следует, что операцию логического ИЛИ можно заменить операцией И над инверсными значениями переменных, , а затем к результату применить операцию инверсии   и тем самым исключить элемент ИЛИ (Рисунок 4). Рисунок 4 Реализация элемента ИЛИ на элементах НЕ, И Аналогично можно исключить элемент И, заменив его операцией логической суммы над инверсными значениями переменных с последующим применением операции инверсии  Следовательно, системы, состоящие из двух элементов(ИЛИ, НЕ либо И, НЕ), также являются функционально полными системами и содержат минимальный логический базис. При схемной реализации функционально полных систем с минимальным логическим базисом идут по пути использования универсальных логических элементов: ИЛИ-НЕ, И-НЕ и И-ИЛИ-НЕ (Рисунок 5). Рисунок 5 Универсальные логические элементы Расчётный метод минимизации логических формул Применение этого метода состоит в последовательном применении к некоторой формуле законов и правил тождественных  преобразований алгебры логики. При этом широко используют следующие приёмы: прибавление одного или нескольких членов, входящих в СДНФ, поскольку X ∨ X ∨ X = X; выделение членов, содержащих множитель ; использование правила склеивания и др. Получающаяся в результате минимизации алгебраическая формула называется тупиковой. Функция может иметь несколько тупиковых форм.  Пример: Минимизировать функцию СДНФ мажоритарного элемента (См. п.2.2) и реализовать его схему на элементах основного базиса. Склеивая первые три минтерма с четвёртым, получаем ДНФ функции мажоритарного элемента, которая проще СДНФ:  Y = X1·X2 ∨ X1·X3 ∨ X2·X3  Минимизированная функциональная схема мажоритарного элемента приведена на рисунке 7. Рисунок 7 Функциональная схема мажоритарного элемента, реализованная на основе минимизированной функции ДНФ  Из сравнения схем, приведённых на рисунках 3 и 7 следует, что в минимизированной схеме число по Квайну уменьшилось с 19 до 9. Метод минимизирующих карт Карно Карты Карно — это графическое представление таблиц истинности логических функций. Они содержат по 2n ячеек, где n — число логических переменных. Например, карта Карно для функции трёх переменных содержит 2n=23=8 ячеек, для четырёх переменных — 24=16 ячеек. Карта размечается системой координат, соответствующих значениям входных переменных. Обратим особое внимание на то, что координаты столбцов (а также и строк, если n>3), следуют не в естественном порядке возрастания двоичных кодов, а так: 00 01 11 10. Это делается для того, чтобы соседние наборы (в том числе и столбцов 1 и 4) отличались лишь одной цифрой в каком-либо разряде.  Процесс минимизации заключается в формировании правильных прямоугольников, содержащих по 2k ячеек, где k — целое число. В прямоугольники объединяются соседние ячейки, которые соответствуют соседним элементарным произведениям (т. е. отличаются только в одном разряде).  Несмотря на то, что карты Карно изображаются на плоскости, соседство квадратов устанавливается на поверхности тора. Верхняя и нижняя границы карты как бы склеиваются, образуя поверхность цилиндра. При склеивании боковых границ получается поверхность тора.  Пример: Минимизировать функцию трёх переменных, заданную таблицей истинности (таблица 6). Таблица 6 Таблица истинности функции трёх переменных  X1 X2 X3 Y 1 1 1 1 1 1 1 1 1 1 1  1 1 1 1 0   СДНФ функции: Составляем карту Карно и производим разметку её сторон: Рисунок 8 Карта Карно функции 3-х переменных. На карте Карно формируем два прямоугольника. Первый из них объединяет (как бы заключает в скобки) два первых минтерма (слагаемых), а второй — первое и третье слагаемые СДНФ минимизируемой функции, приведённой выше. Минтермы, объединённые в прямоугольники, отличаются только в одном разряде. Их неизменяемая часть, которая при минимизации расчётным методом выносится за скобки, и является минимизированным значением функции: Таким образом, карта Карно позволяет поместить рядом, то есть в соседних ячейках, соседние элементарные произведения, отличающиеся только одним сомножителем. Последовательность действий при минимизации:  1 Изображается карта Карно и производится разметка её сторон. 2 Ячейки карты Карно, соответствующие наборам переменных, обращающих функцию в «1», заполняются единицами, остальные — нулями. 3 Выбирается наилучшее покрытие карты прямоугольниками. Наилучшим считается покрытие, образованное минимальным числом прямоугольников, а если таких вариантов несколько, то выбирается тот, который даёт максимальную площадь прямоугольников. Пример: Минимизировать функцию четырёх переменных, представленную картой Карно: (Рисунок 9). Рисунок 9 Карта Карно функции 4-х переменных Из карты Карно записываем минимизированное значение функции: 2.4.2 Минимизация неопределённых логических функций Если функция имеет запрещённые наборы входных переменных, при которых функция может иметь произвольное значение (0 либо 1), то такая функция называется неопределённой. Для удобства минимизации её следует доопределить, то есть неопределённые значения карты Карно произвольным образом заменить «1» либо «0». Если функция имеет m запрещённых наборов, то может быть 2m вариантов доопределения. Следует выбрать тот вариант, при котором минимизированная функция будет более простой. 2.5 Запись структурных формул в универсальных базисах Запись в базисе И-НЕ производится в два этапа: а) Логическая формула, минимизированная в основном базисе, представляется в форме ДНФ. б) Над правой частью полученной формулы ставится два знака инверсии   и с помощью формул де Моргана осуществляется переход в базис И-НЕ. Пример. Записать в базисе И-НЕ минимизированную функцию мажоритарного логического элемента:также производится в два этапа: Запись в базисе ИЛИ-НЕ а) Логическая функция, минимизированная в основном базисе, представляется в форме КНФ. б) Над правой частью полученной формулы ставятся два знака инверсии, и с помощью формул де Моргана производится переход в базис ИЛИ-НЕ. Пример: Запись в базисе И-ИЛИ-НЕ производится также в два этапа: а) Логическая формула для инверсного значения функции   минимизируется в основном базисе и представляется в форме ДНФ. б) Для перехода к базису И-ИЛИ-НЕ над обеими частями формулы ставится один знак инверсии, и с помощью формул де Моргана производится переход в базис И-ИЛИ-НЕ. Логические элементы 3.1 Основные параметры логических элементов — Коэффициент объединения по входу Коб — число входов, с помощью которых реализуется логическая функция. — Коэффициент разветвления по выходу Краз показывает, какое число логических входов устройств этой же серии может быть одновременно присоединено к выходу данного логического элемента. — Быстродействие характеризуется временем задержки распространения сигналов через ЛЭ и определяется из графиков зависимости от времени входного и выходного сигналов (Рисунок 10). Различают время  задержки распространения сигнала при включенииЛЭ t1,0зд.р, время задержки сигнала при выключении t0,1зд.р и среднее время задержки распространения t1,0зд.р ср. Рисунок 10 К определению времени задержки распространения сигнала ЛЭ Средним временем задержки распространения сигнала называют интервал времени, равный полусумме времён задержки распространения сигнала при включении и выключении логического элемента: tзд.р ср = (t1,0зд.р + t0,1зд.р)/2 — Напряжение высокого U1 и низкого U0 уровней (входные U1вх и выходные U0вых) и их допустимая нестабильность. Под U1 и U0 понимают номинальные значения напряжений «Лог.1» и «Лог.0»; нестабильность выражается в относительных единицах или в процентах. — Пороговые напряжения высокого U1пор  и низкого U0пор уровней. Под пороговым напряжением понимают наименьшее (U1пор) или наибольшее (U0пор) значение соответствующих уровней, при котором начинается переход логического элемента в другое состояние. Эти параметры определяются с учётом разброса параметров соответствующей серии в рабочем диапазоне температур; в справочниках часто приводится одно усреднённое значение UПОР. — Входные токи I0вх, I1вх соответственно при входных напряжениях низкого и высокого уровней. — Помехоустойчивость. Статическая помехоустойчивость оценивается по передаточным характеристикам логического элемента как минимальная разность между значениями выходного и входного сигналов относительно порогового значения с учётом разброса параметров в диапазоне рабочих температур: U-ПОМ = U1вых.min – UПОР U+ПОМ = UПОР – U0вых.min В справочных данных обычно приводится одно допустимое значение помехи, которое не переключает ЛЭ при допустимых условиях эксплуатации. — Потребляемая мощность Pпот или ток потребления Iпот. — Энергия переключения — работа, затрачиваемая на выполнение единичного переключения. Это интегральный параметр, используемый для сравнения между собой микросхем различных серий и технологий. Он находится как произведение потребляемой мощности  и среднего времени задержки распространения сигнала. Триггеры Триггеры — это электронные устройства, обладающие двумя устойчивыми состояниями равновесия и способные скачком переходить из одного устойчивого состояния в другое под воздействием внешних управляющих сигналов. Состояние называется устойчивым, если слабое внешнее воздействие не нарушает этого состояния. Для перехода триггера из одного состояния в другое необходимо, чтобы входной сигнал превысил пороговое значение. Триггер Тр (Рисунок 41) в общем случае можно представить как устройство, состоящее из ячейки памяти ЯП и логического устройства (ЛУ) управления, преобразующего входную информацию в комбинацию сигналов, под воздействием которых ЯП принимает одно из двух устойчивых состояний. Рисунок 41 Обобщённое устройство триггера а): RS-триггеры с прямыми б) и инверсными статическими входами в). Информационные сигналы поступают на входы A и В ЛУ и преобразуются в сигналы, поступающие на внутренние входы S и R ЯП. Процесс преобразования информационных сигналов осуществляется под воздействием сигналов, подаваемых на вход V разрешения приёма информации и вход C синхронизации, обеспечивающей тактируемый приём информации. При наличии входа C триггер называют синхронным, а при его отсутствии — асинхронным. Управляющие сигналы на асинхронный триггер воздействуют непосредственно с началом своего появления на их входах, а в синхронных — только с приходом сигнала на входе C. Триггеры могут иметь статические или динамические входы. Как статические, так и динамические входы могут быть прямыми или инверсными. Входы называются статическими, если они имеют непосредственную связь с источником входных сигналов. Сигналом для управления статическим триггером с прямыми статическими входами является уровень лог. «1», а для управления триггером с инверсными входами — уровень лог «0». Входы называются динамическими, если они соединены с источником входных сигналов через развязывающие цепи. Они реагируют только на перепады входных сигналов. Если срабатывание триггера происходит при изменении входного сигнала от «0» к «1», то входы называются прямыми, а если при изменении сигнала от «1» к «0», то — инверсными. RS-триггеры RS-триггеры Наибольшее применение находят триггеры с раздельным запуском, которые называются RS-триггерами. Входы, на которые подаются запускающие импульсы, называются установочными. Буквой S (Set — установка) обозначают вход, на который подаётся сигнал, устанавливающий триггер в единичное состояние (Q=1, ). Буквой R (Reset — сброс) обозначают вход, на который подаётся сигнал сброса, переводящий триггер в состояние «0» . Буквой Q обозначается прямой выход, а   — инверсный.  При подаче на входы R и S одновременно уровня «1» триггер будет находиться в неопределенном (или неправильном) состоянии, поэтому такое сочетание сигналов R и S называется запрещенной комбинацией управляющих сигналов и в таблице состояний обозначается буквой a. Сокращенная таблица состояний триггера отражает лишь динамику изменения состояния триггера и не учитывает свойство триггера запоминать единицу информации. Полная таблица состояний триггера должна учитывать влияние (на процесс управления) значения предыдущего состояния триггера Q”. Причем Q” представляется как входная переменная. Рис. 3.3. RS - триггер: а) - упрощенная таблица состояний; б) полная таблица переходов; в) Карта Карно; г) RS - триггер, управляемый сигналом низкого уровня ( триггер); д) RS - триггер на элементах базиса И-НЕ Для минимизации структурной формулы RS-триггера заполним карту Карно. Минимизированные значения функций Qn+1 и   на элементах основного базиса имеют вид:  Рисунок 44 RS-триггеры: а), б) — на логических элементах ИЛИ-НЕ, в), г) — на логических элементах И-НЕ. Рассмотренные RS-триггеры являются асинхронными поскольку управляющие сигналы воздействуют на триггер непосредственно с началом своего появления на их входах. Временные диаграммы, поясняющие работу RS-триггера, приведены на рис. 3.4, б. Из временных диаграмм (рис. 3.4, б) следует, что рассмотренные выше RS-триггеры опрокидываются, т.е. управляются сигналами R и S, в любой момент времени. В тех случаях, когда длительности управляющих сигналов не синхронизированы (не согласованы), триггер может находиться в неопределенном состоянии (интервалы времени t4, t5), и поэтому такие триггеры называют асинхронными. RS-триггеры применяются как самостоятельно, так и в составе других более сложных триггеров, а также входят в состав регистров и счётчиков При разработке цифровых схем, в которые входят RS-триггеры, необходимо учитывать наличие запрещённого состояния входных сигналов для RS-триггеров на элементах ИЛИ-НЕ S=R=1, а для RS-триггеров на элементах И-НЕ  Условие нормального функционирования для обеих схем RS-триггеров можно записать в следующем виде: SR ≠ 1 Если в разрабатываемой схеме такое сочетание входных сигналов в принципе возможно, то эту ситуацию необходимо исключить путём включения во входную цепь дополнительных логических элементов, или использовать другие типы триггеров, не имеющих запрещённого состояния Синхронные RS-триггеры У синхронных триггеров смены сигналов на входах ещё недостаточно для срабатывания. Необходим дополнительный командный импульс, который подаётся на синхронизирующий (тактовый) вход. Это обеспечивается устройством управления, которое связывает каждый из информационных входов с тактовым логической операцией И. Поэтому информация с выводов S и R может быть передана на триггерную ячейку только при С=1: Рис.1.3 Синхронный RS-триггер Синхронный RS-триггер на элементах ИЛИ-НЕ: Рис.1.4 Синхронный RS-триггер Отличие состоит в способе управления: переброс триггера осуществляется сигналами S=0, R=0 при С=0, т.е. нулевыми логическими уровнями. Рисунок 45 Синхронные RS-триггеры: — а) на элементах ИЛИ-НЕ, — в) на элементах И-НЕ и их УГО б), и г). Синхронные RS-триггеры имеют три входа: S, R и C. Применение синхронизации не устраняет неопределённое состояние триггера, возникающее при одновременной подаче единичных сигналов на все три входа. Поэтому условием нормального функционирования является следующее неравенство: SRC ≠ 1 Кроме трёх основных входов, синхронные RS-триггеры снабжаются ещё входами асинхронной установки состояния триггера — Ś и Ŕ. Они предназначены для подачи приоритетных сигналов установки триггера в исходное состояние (0 или  1) в начале цикла работы независимо от воздействия сигналов на входах S и R, то есть в обход схемы управления.  По своему воздействию на состояние триггера входы Ś и Ŕ являются самыми главными и поэтому на УГО отделяются от остальных сигналов горизонтальной линией. RS-триггеры S, R и E-типов В отличие от обычных RS-триггеров у триггеров S, R и E-типов комбинация сигналов S=R=1 не является запрещённой. При разнополярных сигналах алгоритм работы триггеров S, R и E-типов такой же, как и у обычных RS-триггеров, но при S=R=1 триггер S-типа переключается в «1», триггер R-типа в «0», а триггер E-типа не изменяет своего состояния (Рисунок 45). Рисунок 46 RS-триггер Е-типа Схема работает как обычный RS-триггер, но при подаче сигналов S=R=1 вентили D5 и D6 обеспечивают закрытое состояние элементов D1 и D2, поэтому выходное состояние триггера Q остаётся без изменения. Если исключить из схемы Рисунок 46 элемент D6, то при подаче на вход сигналов S=R=1 блокируется только элемент D2, на выходе которого устанавливается «1», а на выходе D1 формируется «0». Эти сигналы устанавливают триггер в состояние Q=1, или подтверждают его, если до подачи сигналов S=R=1 триггер находился в состоянии Q=1. Такой триггер называется RS-триггером S-типа. Если исключить из схемы Рисунок 46 элемент D5, оставив элемент D6, то при подаче на вход сигналов S=R=1  блокируется только элемент D1, поэтому триггер устанавливается в состояние Q=0 или подтверждают его, если до подачи сигналов S=R=1 триггер находился в состоянии Q=0. Такой триггер называется RS-триггером R-типа.   D-триггеры  (триггеры задержки) D-триггеры — это электронные устройства с двумя устойчивыми выходными состояниями и одним информационным входом D. Характеристическое уравнение триггера: Qn+1=Dn. Оно означает, что логический сигнал Qn+1 повторяет значение сигнала, установленное на входе триггера в предшествующий момент времени. Условное графическое изображение асинхронного D-триггера. Благодаря включению элемента D1 на входы RS-триггера поступают разнополярные сигналы (Рисунок 47,а), поэтому запрещённое состояние входных сигналов исключено  но время задержки распространения сигнала элемента D1 должно быть меньше, чем у элементов D2 и D3 (tзд.р1KСЧ, то при NВХ=KСЧ происходит переполнение счётчика, после чего счётчик возвращается в нулевое состояние и повторяет цикл работы. После каждого цикла счёта на выходе последнего триггера возникают перепады напряжения, то есть формируется один импульс. Это свойство определяет второе назначение счётчиков — деление числа входных импульсов. Если входные сигналы периодичны и следуют с частотой fВХ, то частота fВЫХ:  fВЫХ = fВХ / KСЧ В этом случае коэффициент счёта определяется как коэффициент деления и обозначается KДЕЛ.  У счётчика в режиме деления частоты используется сигнал только последнего триггера, а промежуточные состояния остальных триггеров не учитываются. Всякий счётчик может быть использован как делитель частоты. работает как суммирующий счётчик, а при N=1 — как вычитающий. Асинхронным счётчик называют потому, что в тех случаях, когда с приходом очередного счётного импульса срабатывают сразу несколько триггеров, опрокидываются они не одновременно, а с некоторой задержкой относительно друг друга. Если, например, все четыре триггера в счётчике находятся в единице, то очередной входной импульс опрокинет первый триггер, изменение потенциала на выходе приведет к опрокидыванию второго триггера, затем опрокинется третий и уже после этого четвёртый. Это вызывает не только задержку в установлении соответствующего кода после прихода счётного импульса, но и появление коротких ложных импульсов. Так как переход 1111–0000 осуществляется через кратковременные промежуточные состояния 1110–1100–1000. Вычитающие и реверсивные счётчики Реверсивный счётчик может работать в качестве суммирующего и вычитающего. Суммирующий счётчик, как было показано выше, получается при подсоединении к входу последующего каскада прямого выхода предыдущего. Каждый входной импульс увеличивает число, записанное в счётчик, на 1. Перенос информации из предыдущего разряда в последующий происходит при смене состояния предыдущего разряда (триггера) с 1 на 0. Вычитающий счётчик получается при подсоединении к входу последующего каскада инверсного выхода предыдущего. Он действует обратным образом: двоичное число, хранящееся в счётчике, с каждым поступающим импульсом уменьшается на 1. Перенос из младшего разряда в старший имеет место при смене состояния младшего разряда с 0 на 1. Переполнение происходит после достижения счётчиком нулевого состояния, при  этом в счётчик записывается максимально возможное значение, т.е. во все разряды — единицы. Путём включения в схему двоичного суммирующего счётчика (рисунок 60), дополнительных ЛЭ, переключающих на вход последующего триггера прямого и инверсного выходов предыдущего, получается схема реверсивного счётчика. Фрагмент схемы реверсивного счётчика приведён на рисунке 61.  Рисунок 61 Фрагмент схемы реверсивного счётчика Схема имеет два входа для подачи входных сигналов: +1 — при работе в режиме суммирования, -1 — при работе в режиме вычитания. Дополнительный управляющий вход N задаёт направление счёта. При N=0 схема (рисунок 61) Параллельный перенос в счётчиках Счётчики с последовательно-параллельным переносом  Все рассмотренные выше схемы счётчиков представляют собой счётчики с последовательным переносом. В этих счётчиках импульсы, подлежащие счёту, поступают на вход только одного первого триггера, а сигнал переноса передаётся последовательно от одного разряда к другому. Такие счётчики отличаются простотой схемы, но имеют невысокое быстродействие. В счётчиках с последовательно-параллельным переносом счётные импульсы подаются одновременно на тактовые выходы всех триггеров счётчика, при этом схема построена так, что каждому импульсу соответствует срабатывание только определённых триггеров. Из-за этого обеспечивается большее быстродействие. Рис.2.2 Двоичный синхронный счётчик. Счётные импульсы подаются одновременно на тактовые входы всех триггеров, а каждый из триггеров цепочки служит по отношению к последующим только источником сигналов. Срабатывание триггеров параллельного счётчика происходит синхронно, и задержка переключения всего счётчика равна задержке для одного триггера. Следовательно, такие счётчики более быстродействующие. Их основным недостатком является большая мощность, потребляемая от источника входных сигналов, так как входные импульсы подаются на тактовые входы всех триггеров. Для устранения недостатков рассмотренных выше счётчиков разработаны и используются счётчики с последовательно-параллельным переносом. В счётчиках с последовательно-параллельным переносом триггеры объединены в группы так, что отдельные группы образуют счётчики с параллельным переносом, а группы соединяются с последовательным переносом. В роли групп могут быть и готовые счётчики. Общий коэффициент счёта таких счётчиков равен произведению коэффициентов счёта всех групп. В качестве примера рассмотрим счётную декаду на JK-триггерах, приведённую на рисунке 63. Рисунок 63 Счётная декада на JK-триггерах Счётчики с произвольным коэффициентом счета Счётчики с произвольным коэффициентом счёта В двоичных счётчиках коэффициент счёта KСЧ=2n и может быть равен 2, 4, 8, 16, 32 и т.д. На практике требуются счётчики с коэффициентом счёта не равным 2n, например, 3, 6, 10, 12, 24 и др. Такие счетчики можно получить на основе двоичных счётчиков путём исключения у счётчиков с KСЧ=2n соответствующего числа «избыточных» состояний S: S = 2n – KСЧ Например, двоично-десятичный (декадный) счётчик получают из 4-х разрядного, имеющего KСЧ=16, исключая 6 состояний (например, "числа" 10, 11, 12, 13, 14, 15). Возможны 2 варианта построения схем: а) Счёт циклически идёт от 0000 до 1001 (десятичная 9), а следующим импульсом обнуляется (метод автосброса); б) Исходным состоянием служит код 0110 (десятичное 6) и счёт происходит до 11112=15, а следующим импульсом обнуляется. Рисунок 62 Схема счётчика с Ксч =10 Схема счётчика с KСЧ=10, реализованная по первому варианту, приведена на рисунке 62. По сравнению со схемой двоичного счётчика (Рисунок 60), имеющего KСЧ=24=16, в схему дополнительно введён элемент D5, обнуляющий счётчик при совпадении двух «1» с весовыми коэффициентами 2 и 8. Использование приведённой выше схемы и ЛЭ D5 с 4-мя входами, позволит получить счётчик с любым коэффициентом счёта от 2-х до 15-и. Для реализации схемы по второму варианту используются триггеры, имеющие входы асинхронной установки триггера . ------------------------------------------------------------------------------------------------------------------- Синтез счётчиков с заданным коэффициентом счёта сводится к нахождению логических функций, которым должны соответствовать сигналы, присутствующие на управляющих входах триггеров. Первым шагом синтеза является пересчёт заданного коэффициента счёта в двоичный код. Число разрядов двоичного числа показывает, сколько триггеров должен иметь счётчик, а число единиц определяет число входов логического элемента. Входы логического элемента подключают к прямым выходам Q тех триггеров, которые соответствуют единицам двоичного числа. Во избежание ошибок следует помнить, что первый – входной – триггер отображает последний – младший разряд числа. Выход логического элемента соединяют с входами установки нуля (входы R) всех триггеров, от которых были сделаны отводы, а также тех, которые непосредственно за ними следуют. Рис.2.5 Счётчик с Ксч=13. Пример 2.1 Синтезировать счётчик с коэффициентом счёта Ксч=13. Решение. Пересчитывают заданный коэффициент счёта в двоичный код: 13d=1101b В двоичном числе четыре разряда, поэтому в счётчике должно быть четыре триггера. В двоичном числе три единицы, поэтому потребуется трёхвходовой логический элемент. Принудительная установка в ноль по R-входу осуществляется сигналом логического нуля, поэтому применяют трёхвходовой логический элемент И-НЕ. Входы логического элемента подключают к прямым выходам Q тех триггеров, которые соответствуют единицам двоичного числа, т.е. к прямым выходам первого, третьего и четвёртого триггеров. Выполнение указанных условий осуществляют при формировании функциональной схемы счётчика. В исходном (нулевом) состоянии напряжение на выходах всех триггеров низкого уровня, а на выходе логического элемента DD5 и соответственно на входах R – высокого уровня, и триггеры могут работать, т.е. опрокидываться. Появление высокого уровня напряжения на выходе одного или двух триггеров в процессе счёта не отразится на состоянии логического элемента DD5, так как для изменения его состояния требуется высокий уровень напряжения на всех трёх его входах. Когда это произойдёт, напряжение на выходе DD5 упадёт, перебросит все триггеры в нулевое состояние и цикл счёта начнётся сначала. Логика работы схемы: первый триггер опрокидывается от каждого входного импульса, т.е.1=20, второй – от каждого второго импульса (2=21), третий – от четвёртых импульсов (4=22), а четвёртый триггер – от каждого восьмого импульса (8=23). Коэффициенту счёта Ксч=13=8+4+1=1*23+1*22+0*21+1*20 соответствуют, следовательно, состояния Q4=Q3=Q1=1, как и показано на функциональной схеме синтезированного счётчика. Аналогично можно синтезировать счётчики с коэффициентам счёта, например, 7, 11, 13, 14, 15. Подобный прием удобно применять при использовании счетчиков в интегральном исполнении, имеющих ячейки конъюнкции (И) на входах установки в нуль, как это сделано в микросхеме К1533ИЕ5. В данном примере (рис. 3.37) организованы соединения, обеспечивающие коэффициент пересчета Ксч =10. Как следует из рис. 3.37, роль ячейки, выявляющей факт достижения кодовой комбинации 1010 на выходах счетчика, играет ячейка И, уже имеющаяся на входе сброса ИМС К1533ИЕ5. В таблице 3.1 поясняются конфигурации соединений для получения различных коэффициентов пересчета с помощью счетчика К1533ИЕ5. Наиболее очевидные варианты получения коэффициентов (2, 4, 8, 16 ) в таблице не указаны. В графе “Соединения” таблицы указано, какие выводы микросхемы должны быть соединены между собой: например, указание 1-12 означает, что нужно соединить вывод 1 с выводом 12. В строках “Ввод” и “Выход” таблицы указаны номера выводов микросхемы, на которые следует подавать входные импульсы и с которых надлежит снимать выходные, соответственно. Следует отметить, что ИМС К1533ИЕ5 состоит из четырех счетных триггеров, один из которых имеет раздельные выводы входа и выхода, а остальные три триггера соединены последовательно по схеме асинхронного счетчика. Рассмотренный выше способ построения счетчиков имеет существенный недостаток, ограничивающий их применение. Автосброс значений счетчика в 0 (или загрузка начального значения) выполняется при достижении счетчиком "запрещенного значения". Чтобы счетчик сбросить в 0, "запрещенное значение" должно возникнуть на выходе счетчика, пусть даже на очень короткое время. Такое быстрое переключение счетчиков является помехой для остальной части схемы. Рис 2.6. Временные диаграммы счетчика с произвольным коэффициентом счета Учитывая, что счетчики являются автоматами Мура, можно построить такой автомат, в котором происходит переход триггеров счетчика в нулевое значение без сброса через вывод R. Для построения такого счетчика, вместо Т-триггеров, сбрасываемых через R в нуль, используем JK-триггеры. На вход K подадим уровень логической "1". Если на входе J присутствует "1" - триггер ведет себя как T-триггер, если "0" - следующим тактовым импульсом триггер будет сброшен в 0. Рассмотрим пример синтеза синхронного двоично-десятичного счетчика на базе JK-триггеров. На рис. 3.38 показан граф, поясняющий последовательность переходов десятичного счетчика, в таблице 3.2 - таблица переходов. В В правой части таблицы 3.2 приведены значения входных сигналов четырех триггеров. Для поиска этих значений должны быть проанализированы реализованные переходы, а затем с помощью управляющей таблицы (см. рис. 3.15, а) определены соответствующие значения “J” и “K” входов триггеров. На рис.3.39 приведены карты Карно для логических функций, которым должны соответствовать сигналы, присутствующие на управ-ляющих входах триггеров ( нулевые значения функций в клетки карты Карно не записаны). После упрощения с помощью карт Карно полученные логические выражения, используемые для управления входами “J” и “К”, выглядят J4 = Q1 Q2 Q3 ; K4 = Q1 J3 = Q1 Q2; K3 = Q1 Q2; J2 = K2 = Q1 Просмотр столбцов J1 и К1 в табл. 3.2 показывает, что все значения либо “~“, либо “1”. Так как безразличные состояния могут также участвовать в процессе упрощения, то все клетки карты Карно для J1 и К1 оказываются заполненными символами “~“, “1” и “a“. Следовательно, J1 = K1 = 1 На рис. 3.40 показана схема двоично-десятичного синхронного счетчика. Если счетчик из-за какой-либо неисправности окажется в одном из запрещенных (неиспользуемых) состояний, то его работа может быть прервана специальным сигналом и также может быть подан сигнал тревоги о неисправности в схеме счетчика. Обнаружить это позволяет схема, реализующая выражение, описывающее функцию неиспользуемых состояний fн = Q2 Q4 + Q3 Q4 . На рис. 3.41 показано, как эта схема используется для формирования цепи аварийной сигнализации и генерации блокирующего сигнала синхронизации. Счетчики на основе схемы с коэффициентом счета Ксч =3 На JK-триггерах MS-структуры можно строить счётчики с комбинированным переносом на основе схемы с коэффициентом счёта Ксч=3 Рис.2.6 Счётчик с Ксч=3. Наращивая исходную схему, путём включения внутреннего делителя между триггерами DD1 и DD2, можно создавать счётчики с коэффициентами счёта: Ксч = 2 * К’дел + 1, где К’дел – коэффициент деления внутреннего делителя, включённого между триггерами DD1 и DD2, не содержащие логических элементов. Рис.2.7 Организация счётчиков на JK-триггерах с коэффициентом счёта Ксч=2*К’дел+1. Рис. 2.8. Пример счетчика с Ксч=5 и временные диаграммы его работы. 2.7 Делители числа входных импульсов После каждого цикла счёта на выходах последнего триггера возникают перепады напряжения. Это свойство определяет второе название счётчиков: деление числа входных импульсов. Если входные сигналы периодичны и следует с частотой fвх, то частота выходных импульсов, снимаемых с выхода последнего триггера будет fвых = fвх / Ксч. У счётчика в режиме деления используется выходной сигнал только последнего триггера, промежуточное состояние остальных триггеров не учитываются. Всякий счётчик может быть использован как делитель частоты. 5.3.6 Универсальные счётчики в интегральном исполнении (Примеры) Микросхемы счётчиков К155ИЕ2, К155ИЕ4 и К155ИЕ5, УГО которых приведены на рисунке 64 а, б, в представляют собой счётчики с последовательно-параллельным переносом, структурные схемы которых подобны схеме, приведённой на рисунке 63. Рисунок 64 Микросхемы счётчиков К155ИЕ2, К155ИЕ4 и К155ИЕ5 Структурные схемы счётчиков содержат по 4-е JK-триггера в счётном режиме. Первый триггер имеет отдельный вход C1 и прямой выход — 1, три оставшиеся триггера соединены между собой так, что образуют параллельные счётчики с коэффициентами счёта равными 5 (К15ИЕ2), 6 (К155ИЕ4) и 8 (К1ИЕ5). При соединении выхода первого триггера со входом C2 цепочки из 3-х триггеров образуются счётчики с коэффициентами счёта 10, 12 и 16 соответственно. Микросхемы имеют по два входа R, объединённые по «И». Микросхема К155ИЕ2 имеет кроме того входы установки в состояние 9, при котором первый и последний разряды устанавливаются в «1», а остальные в «0», то есть 10012=9. Наличие входов установки, например, в «0», позволяет строить делители частоты (счётчики) с различными коэффициентами деления (счёта) в пределах 2–16 без использования дополнительных логических элементов. На рисунке 61,г показано преобразование счётчика, имеющего KСЧ=12, в десятичный. До прихода 10-го импульса схема работает как делитель частоты на 12. Десятый импульс переводит триггеры МС в состояние, при котором на выходах 4 и 6 МС формируются лог. «1». Эти уровни, поступая на входы R, объединённые по «И», переводят МС в состояние «0»; в результате чего KСЧ (KДЕЛ) становится равным 10. Реверсивные счётчики К155ИЕ6 и К155ИЕ7 (Рисунок 65) Прямой счёт осуществляется при подаче отрицательных импульсов на вход +1, при этом на входах –1 и C должна быть лог. «1», а на входе R — лог. «0». Переключение триггеров происходит по спадам входных импульсов. Рисунок 65 Реверсивные счётчики К155ИЕ6 а) и К15ИЕ7 б). Уровни на выходах 1–2–4–8 соответствуют состоянию счёта в данный момент времени. Отрицательный импульс на выходе ≥9 (≥15) формируется одновременно с 10 (или 16) импульсом на входе +1. Этот импульс может подаваться на вход +1 следующей МС многоразрядного счётчика. При обратном счёте входные импульсы подаются на вход –1, выходные импульсы снимаются с выхода ≤0. Счётчик-делитель частоты с переменным коэффициентом деления К155ИЕ8 (Рисунок 66). Микросхема содержит 6-разрядный двоичный счётчик, элементы совпадения и элемент собирания. Элементы совпадения блокируют прохождение импульсов, не совпадающих с запрограммированным кодом, а элемент собирания позволяет передавать на выход только выделенные импульсы. Рисунок 66 Счётчик – делитель частоты К155ИЕ8 В результате средняя частота выходных импульсов может изменяться от 1/64 до 63/64 частоты входных импульсов. Число импульсов на выходе   за период счёта (до 64) подсчитывается по формуле: N=32·x32+16·x16+8·x8+4·x4+2·x2+1·x1, где x1–x32 принимают значения соответственно 0 или 1 в зависимости от того подан или нет уровень лог. «1» на соответствующий вход. Цифровые  устройства  комбинационного  типа Цифровыми устройствами комбинационного типа или цифровыми автоматами без памяти называются цифровые устройства, логические значения на выходе которых однозначно определяются совокупностью или комбинацией сигналов на входах в данный момент времени. К ним относятся • суммирующие схемы (сумматоры) • шифраторы • дешифраторы • мультиплексоры • демультиплексоры • цифровые компараторы • другие устройства. Цифровые устройства комбинационного типа выпускаются в виде интегральных микросхем или входят в состав больших интегральных микросхем, таких как процессоры, запоминающие и другие устройства. Двоичные сумматоры 4.1.1 Одноразрядные сумматоры  В цифровой вычислительной технике используются одноразрядные суммирующие схемы с двумя и тремя входами, причём первые называются полусумматорами, а вторые — полными одноразрядными сумматорами. Полусумматоры могут использоваться только для суммирования младших разрядов чисел. Полные одноразрядные сумматоры имеют дополнительный третий вход, на который подаётся перенос из предыдущего разряда при суммировании многоразрядных чисел. На рисунке 21, а) приведена таблица истинности полусумматора, на основании которой составлена его структурная формула в виде СДНФ (Рисунок 21, б). Функциональная схема, составленная на элементах основного базиса в соответствии с этой структурной формулой, приведена на рисунке 21, в). Рисунок 21 Одноразрядный полусумматор: а) таблица истинности, б) структурная формула, в) функциональная схема. Основными параметрами, характеризующими качественные показатели логических схем, являются быстродействие и количество элементов, определяющее сложность схемы. Быстродействие определяется суммарным временем задержки сигнала при прохождении элементов схемы. В приведённой выше схеме быстродействие определяется задержкой в трёх логических элементах. Недостатком схемы рисунок 21, в) является то, что на её входы необходимо подавать и прямые и инверсные значения операндов. Применяя законы алгебры логики схему можно преобразовать, исключив инверсии над отдельными операндами. Порядок минимизации показан на рисунке 22, а), функциональная схема — на рисунке 22, б), а её УГО — на рисунке 22, в). Рисунок 22 Пример минимизации а), функциональная схема б) и УГО одноразрядного полусумматора в). Схему полного одноразрядного сумматора можно получить на основе двух схем полусумматоров и схемы «ИЛИ», как показано на рисунке 23,а). Рисунок 23 Одноразрядный полный сумматор: а) — функциональная схема на двух полусумматорах; б) — УГО; в) — таблица истинности: г) — минимизированная схема. Из рассмотрения принципа работы функциональной схемы рисунок 23,а) составлена её таблица истинности, анализ которой показывает, что данная схема выполняет функции полного одноразрядного сумматора. Однако схема не является оптимальной по быстродействию, поскольку в ней сигнал проходит последовательно через две схемы полусумматоров и схему ИЛИ. Представляется целесообразным разработка сумматора как устройства, имеющего три входа и два выхода. СДНФ такой функции записывается в виде: Минимизированные значения, используемые в интегральной схемотехнике: PI+1 = PIa + PIb + ab Первое из уравнений минимизируется аналитическим методом, используя законы алгебры логики, а второе — методом минимизирующих карт Карно. Функциональная схема, составленная по этим уравнениям, приведена на рисунке 23, г). По сравнению со схемой рисунок 23, а) эта схема является более быстродействующей. Условное графическое обозначение (УГО) схемы полного одноразрядного сумматора приведено на рисунке 23, б). 4.1.2 Многоразрядные сумматоры Методы построения многоразрядных сумматоров: - Последовательное суммирование; - Параллельное суммирование с последовательным переносом; - Параллельное суммирование с параллельным переносом. Рисунок 24 Суммирование многоразрядных чисел: а) — Последовательное; б) — Параллельное с последовательным переносом При последовательном суммировании используется один сумматор, общий для всех разрядов (Рисунок 24, а). Операнды должны вводиться в сумматор через входы аI и bI синхронно, начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса переноса PI+1 на время одного такта, то есть до прихода пары слагаемых следующего разряда, с которыми он будет просуммирован. Задержку выполняет D-триггер. Результаты суммирования также считываются последовательно, начиная с младших разрядов. Для хранения и ввода операндов на входы сумматора, а также для записи результата суммирования обычно используются регистры сдвига. Достоинство этого метода — малые аппаратные затраты. Недостаток — невысокое быстродействие, так как одновременно суммируются только пара слагаемых. Схема параллельного сумматора с последовательным переносом приведена на рисунке 24, б). Количество сумматоров равно числу разрядов чисел. Выход переноса PI+1 каждого сумматора соединяется со входом переноса PI следующего более старшего разряда. На входе переноса младшего разряда устанавливается потенциал «0», так как сигнал переноса сюда не поступает. Слагаемые aI и bI суммируются во всех разрядах одновременно, а перенос PI поступает с окончанием операции сложения в предыдущем разряде. Быстродействие таких сумматоров ограничено задержкой переноса, так как формирование переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса не распространится по всей цепочке сумматоров. Параллельные сумматоры с параллельным переносом Для организации параллельного переноса применяются специальные узлы — блоки ускоренного переноса.   Принцип ускоренного переноса заключается в том, что для каждого двоичного разряда дополнительно находятся два сигнала: G — образование переноса и H — распространение переноса. GI = aI·bI HI = aI + bI В случае GI=1, то есть aI=bI=1, в данном i-разряде формируется сигнал переноса PI+1 в следующий высший разряд независимо от формирования функций суммы в предыдущих разрядах. Если хотя бы одно из слагаемых aI или bI равно «1», то есть HI=1, то перенос в последующий разряд производится при наличии сигнала переноса из предыдущего разряда. Если HI=HI–1=1 и при этом существует сигнал переноса PI из предыдущего в i-й разряд, то перенос производится сразу в i+2 разряд. В общем случае процесс формирования ускоренного переноса описывается следующим уравнением: PI+1 = GI + HI·GI–1 + HI·HI–1·GI–2 + … + HI·HI–1·…·H2·H1·P1 Блоки ускоренного переноса выпускаются в интегральном исполнении в виде отдельных микросхем или непосредственно со схемой сумматора или арифметико-логического устройства в одной микросхеме. 4.1.3 Арифметико-логические устройства Основными арифметическими операциями являются сложение и вычитание. Разработаны коды дополнительный и обратный, которые позволяют выполнять операцию вычитания методом суммирования. Для выполнения операции вычитания, при использовании дополнительного кода, вычитаемое следует перевести в дополнительный код и просуммировать с первым слагаемым. Полученный результат (разность) будет представлен в дополнительном коде. Затем его следует перевести в прямой код. Прямой и дополнительный код положительных чисел совпадают. При преобразовании отрицательного числа в дополнительный код все разряды прямого кода следует проинвертировать и к младшему разряду добавить единицу. При обратном преобразовании дополнительного кода в прямой результат следует также проинвертировать и к младшему разряду добавить единицу. Таким образом, выполнение операции вычитания методом суммирования требует дополнительных затрат времени и снижает быстродействие вычислительных средств. Для повышения быстродействия ЭВМ разработаны и используются комбинированные арифметико-логические устройства, которые обеспечивают выполнение ряда арифметических и логических операций над прямыми кодами чисел без их преобразования. Методика построения одноразрядного арифметического устройства для выполнения операций суммирования и вычитания показана на рисунке 25. Из сравнения логических выражений операций суммирования (Рисунок 25, а) и вычитания (Рисунок 25, б) следует, что выражения для суммы и разности совпадают, а выражение для заёма является частью операции суммирования или вычитания. Рисунок 25 Таблицы истинности и структурные формулы операции суммирования а), вычитания б) и схема одноразрядного АЛУ в). Таким образом, для выполнения операции вычитания не требуется получение дополнительных сигналов, поэтому и не требуются дополнительные аппаратные затраты. Необходимо лишь обеспечить коммутацию сигналов переноса и заёма в соответствии с кодом операции. На рисунке 25, в) приведена схема простейшего АЛУ, на которой роль устройства управления выполняют два клапана, управляемые разнополярными сигналами от управляющего напряжения U. Эта часть схемы на рисунке 25,в выделена пунктирной линией. При U=0 выполняется операция вычитания, а при U=1 — операция суммирования. Многоразрядные АЛУ выпускаются в виде интегральных микросхем или входят в состав процессоров, являясь их основой. МС 564ИП3 (Рисунок 26,а) — это 4-разрядное параллельное АЛУ, выполняющая 16 арифметических и 16 логических операций. Рисунок 26 Схема 4-разрядного АЛУ 564ИП3 а) и схема ускоренного переноса 564ИП4 б). A(а0–а3) — первый операнд,  B(b0–b3) — второй операнд, S(s0–s3) — код операции — 4 разряда. Если M=0, то выполняются арифметические операции: 24=16, при M=1 выполняются логические операции: 24=16. Итого 16+16=32 операции. F(f0–f3) — результат операции. На выходе A=B появляется «1», если при выполнении операции вычитания результат операции будет равен «0», то есть A=B. Поскольку АЛУ параллельного типа, то имеются выходы генерации G и распространения переноса H. Pn и Рn+4 — входной и выходной переносы. Для увеличения разрядности обрабатываемых слов МС АЛУ можно соединять последовательно, как и в параллельных сумматорах с последовательным переносом. При этом, конечно, увеличивается время выполнения операций. Уменьшить это время и, следовательно, увеличить быстродействие АЛУ можно применением  схемы ускоренного переноса 564ИП4, рисунок 26, б). Используя четыре МС АЛУ и одну МС ускоренного переноса можно получить 16-разрядное полностью параллельное АЛУ, время суммирования которого равно времени суммирования одной микросхемы. Кодирующие и декодирующие устройства  Шифраторы Шифратор (кодер) — это функциональный узел, предназначенный для преобразования поступающих на его входы управляющих сигналов (команд) в n-разрядный двоичный код. В частности, такими сигналами или командами могут быть десятичные числа, например, номер команды, который с помощью шифратора преобразуется в двоичный код. В качестве примера разработаем схему 3-разрядного шифратора. Вначале следует построить таблицу кодов (таблицу истинности), в которой код номера сигнала представим, например, двоичным кодом (Рисунок 27,а). Схема, реализованная на элементах ИЛИ, приведена на рисунке 27,б. Рисунок 27 Таблица кодов 3-разрядного шифратора а), его функциональная схема б) и УГО в). В общем случае, при использовании двоичного кода, можно закодировать 2n входных сигналов. В рассмотренной выше схеме выходной код «000» будет присутствовать на выходе при подаче сигнала на вход X0 и в случае, если входной сигнал вообще не подаётся ни на один из входов. Для однозначной идентификации сигнала X0 в интегральных схемах формируется ещё один выходной сигнал — признак подачи входного сигнала, который используется и для других целей. На рисунке 28 приведено УГО схемы 3-х разрядного приоритетного шифратора на 8 входов. Рисунок 28 3-разрядный приоритетный шифратор К555ИВ1 а) и соединение двух МС б) При подаче сигнала на любой из входов, устанавливается G=1, P=0, а на цифровых выходах — двоичный код номера входа, на который подан входной сигнал. Если сигнал подан одновременно на два или несколько входов, то на выходе установится код входа с большим номером. Отсюда название шифратора «приоритетный». Если сигнал (лог.«0») подан на один из входов 0…7, то на выходах DD3 появятся младшие разряды прямого кода, на выходе G DD1 — лог. «0», определяющий разряд с весовым коэффициентом 8 выходного кода, на выходе P — лог. «1».  Если лог.«0» подан на один из входов 8…15, то сигнал лог. «1» с выхода P DD2 запретит работу DD1. При этом младшие разряды на выходах DD3 определяются уже микросхемой DD2, а на выходе 8 выходного кода будет лог. «1». Таким образом, с выходов 1, 2, 4, 8 можно снять прямой код, соответствующий номеру входа, на который подан входной сигнал. 4.2.2 Дешифраторы (декодеры) Дешифратор — функциональный узел, вырабатывающий сигнал «лог. 1» (дешифратор высокого уровня) или сигнал «лог. 0» (дешифратор низкого уровня) только на одном из своих 2n выходах в зависимости от кода двоичного числа на n входах. Рисунок 29 Дешифратор: а) – таблица истинности; б) – функциональная схема Дешифраторы широко используются в устройствах управления, где они формируют управляющий сигнал в соответствии с входным кодом, который воздействует на какое-либо исполнительное устройство. Интегральные микросхемы дешифраторов изготавливаются с дополнительными входами, например, с входом разрешения (стробирования). Стробирование позволяет исключить появление на входах дешифратора ложных сигналов, запрещая его работу в интервале времени переходного процесса при изменении цифрового кода на входе. Микросхема ИД3 (рисунок 30) имеет четыре адресных входа с весовыми коэффициентами двоичного кода 1, 2, 4, 8, два инверсных входа стробирования S, объединённых по И, и 16 инверсных выходов 0–15. Если на обоих входах стробирования «лог. 0», то на том из выходов, номер которого соответствует десятичному эквиваленту входного кода, будет «лог. 0». Если хотя бы на одном из входов стробирования S «лог. 1», то независимо от состояния входов на всех выходах микросхемы формируется «лог. 1». Наличие двух входов стробирования существенно расширяет возможности использования микросхем. Из двух микросхем ИД3, дополненных одним инвертором, можно собрать дешифратор на 32 выхода (рисунок 31), а из 17 микросхем — дешифратор на 256 выходов (рисунок 32). Рисунок 32 Дешифратор на 256 выходов Коммутаторы цифровых сигналов 4.3.1 Мультиплексоры Мультиплексор — функциональный узел, который имеет n адресных входов, N=2n информационных входов, один выход и осуществляет управляемую коммутацию информации, поступающей по N входным линиям, на одну выходную линию. Коммутация определённой входной линии происходит в соответствии с двоичным адресным кодом an-1,…a2,a1,a0.  Если адресный код имеет n разрядов, то можно осуществить N=2n комбинаций адресных сигналов, каждая из которых обеспечит подключение одной из N входных линий к выходной линии. Такой мультиплексор называют «из N в одну». При наличии избыточных комбинаций адресных сигналов можно спроектировать мультиплексор с любым числом входных линий N≤2n. В простейшем случае при двухразрядном адресном коде (n=2) максимальное число входных адресных линий равно N=2n=4. Таблица истинности такого мультиплексора приведена на рисунке 33,а. Рисунок 33 Мультиплексор 4:1 а) — Таблица истинности; б) — Функциональная схема; в) — Условное графическое обозначение. Характеристическое уравнение такого мультиплексора, записанное в соответствии с таблицей истинности, имеет вид: Из полученного уравнения следует, что в состав функциональной схемы мультиплексора входят два инвертора, четыре схемы «И» и одна схема «ИЛИ» (Рисунок 33,б). Здесь адресными (управляющими) входами являются а1, а0, а информационными — Х0, Х1, Х2, Х3. Условное графическое обозначение мультиплексора, в соответствии с ГОСТ 2.743-91, приведено на рисунке 33,в. В настоящее время промышленность выпускает МС, в серии которых входят мультиплексоры с n=2, 3 и 4 адресными входами. При n=2 выпускаются сдвоенные четырёхканальные (2n=4) мультиплексоры, число входных информационных сигналов которых равно 2n+2n=8. УГО сдвоенного 4-канального мультиплексора со стробированием К555КП12 приведено на рисунке 34,а. Рисунок 34 Сдвоенный 4-канальный мультиплексор К555КП12 а) и 8-канальный мультиплексор на его основе б). Входы стробирования используются для построения мультиплексоров (коммутаторов) с k2n-информационными входами, k=2, 3, 4… Схема мультиплексора 8:1 на основе сдвоенного 4-канального мультиплексора со стробированием приведена на рисунке 34,б. Если подавать на информационные входы Xi постоянные уровни, соответствующие лог. «0» или лог. «1», то на выходе мультиплексора можно получить любую желаемую функцию переменных управляющего кода. При этом число переменных в реализуемой выходной функции будет равно разрядности управляющего кода. В общем случае на информационные входы можно подавать не постоянные логические уровни, тогда на выходе мультиплексора реализуется логическая функция с большим числом переменных. 4.3.2 Дешифраторы-демультиплексоры  Демультиплексор — это функциональный узел, осуществляющий управляемую коммутацию информацию, поступающую по одному входу, на N выходов. Таким образом, демультиплексор реализует операцию, противоположную той, которую выполняет мультиплексор.  Обобщённая схема демультиплексора приведена на рисунке 35. В общем случае число выходных линий N определяется количеством адресных входов n и равно N=2n. Для случая n=2 функционирование демультиплексора осуществляется в соответствии с таблицей истинности, приведённой на рисунке 36,а. Рисунок 35 Обобщённая схема демультиплексора Рисунок 36 Таблица истинности — а) и функциональная схема 4-канального демультиплексора — б) Из таблицы истинности записываем характеристические уравнения демультиплексора: Соответствующая этим уравнениям функциональная схема демультиплексора приведена на рисунке 36,б. Она имеет в своём составе два инвертора и четыре элемента «И». Сравнивая таблицы истинности и функциональные схемы демультиплексора и дешифратора, легко увидеть схожесть их функций. Если функция X=1 постоянно, то демультиплексор выполняет функции дешифратора. Учитывая схожесть выполняемых функций, микросхемы дешифраторов и демультиплексоров имеют одинаковое условное обозначение — ИЕ, называются «Дешифратор-демультиплексор» и могут выполнять функции и дешифратора и демультиплексора. В качестве примера рассмотрим микросхему К155ИД4, УГО которой приведено на рисунке 37,а. Это сдвоенный 4-канальный дешифратор-демультиплексор. Каждая секция имеет один информационный вход (D и Ē), один вход разрешения , четыре выхода  и два общих адресных входа (a1, a0). Возможные способы включения и режимы работы показаны на рисунке 36,б. Рисунок 37 Микросхема К155ИД4 а) и возможные режимы её работы б). Наличие у МС прямого и инверсного информационных входов позволяет простым их объединением получить третий адресный разряд а2, а двух инверсных  входов разрешения — общий вход разрешения дешифратора 3:8 или информационный вход демультиплексора 1:8. Рассмотренную выше микросхему дешифратора К155ИД3 можно использовать в качестве демультиплексора с форматом 1:16. При этом входы разрешения дешифрации используются в качестве основного информационного входа X, а адресные входы и выходы используются по прямому назначению. Устройства сравнения кодов. Цифровые компараторы  Устройства сравнения кодов предназначены для выработки выходного сигнала в случае, когда поступающие на их входы коды двух чисел оказываются одинаковыми. Числа A и B считаются равными, если разрядные коэффициенты чисел A и B оказываются одинаковыми, то есть, если ai=bi=1 или ai=bi=0. Эти равенства можно привести к одному: . Поскольку это равенство выполняется для каждого разряда, то выходной сигнал Y можно представить в виде логической функции: где n — число разрядов. Рисунок 38 Устройства сравнения кодов: а) — структурная схема; б) — минимизированный вариант схемы сравнения в одном разряде; в) — одноразрядный компаратор; г) — УГО 4-разрядного компаратора. Структурная схема устройства сравнения кодов, составленная на основании приведённого выше уравнения приведена на рисунке 38,а. Выходной сигнал Y=1 будет иметь место только при условии, если будут единичными результаты сравнения во всех разрядах сравниваемых чисел. Недостатком рассмотренной схемы является большое число входов, так как для работы устройства требуются не только прямые, но и инверсные коды чисел A и В. На основе законов алгебры логики разработаны устройства сравнения, работающие только с прямыми кодами. Схема одноразрядного элемента сравнения, построенная на основании этого уравнения, приведена на рисунке 38,б. Функциональная схема, построенная на этих элементах, будет иметь вдвое меньшее число входов. Цифровые компараторы  являются универсальными элементами сравнения, которые помимо констатации равенства двух чисел, могут установить какое из них больше. Простейшая задача состоит в сравнении двух одноразрядных чисел. Схема одноразрядного компаратора приведена на рисунке 38,в. При рассмотрении принципа работы схемы следует иметь в виду, что если ai < bi, то ai = 0, а bi = 1 и наоборот. Для сравнения многоразрядных чисел используется следующий алгоритм. Сначала сравниваются значения старших разрядов. Если они различны, то эти разряды и определяют результат сравнения. Если они равны, то необходимо сравнивать следующие за ними младшие разряды, и т. д. Цифровые компараторы выпускают в виде отдельных микросхем. Например, К561ИП2 позволяет сравнивать два 4-разрядных числа с определением знака неравенства. УГО этой МС приведено на рисунке 38,г. Устройство обладает свойством наращиваемости разрядности сравниваемых чисел. Для сравнения, например, 8-разрядных чисел можно применить две четырёхразрядные микросхемы. Для этой цели в МС К561ИП2 предусмотрены три дополнительных входа: A > B, A = B и A > B, к которым подводятся соответствующие выходы микросхемы, выполняющей сравнение младших разрядов. Если используется только одна микросхема, то на вход A = B надо подать лог. «1», а на входы A < B и A > B — дог. «0». 4.5 Преобразователи кодов. Индикаторы Операция изменения кода числа называется его преобразованием. Интегральные микросхемы, выполняющие эти операции, называются преобразователями кодов. Интегральные микросхемы преобразователей кодов выпускаются только  для наиболее распространённых операций таких как преобразователи двоичного кода в десятичный, двоично-десятичный, шестнадцатеричный, код Грея или обратных, указанным выше, преобразований. По своей структуре преобразователи  кодов являются дешифраторами, только они преобразуют двоичный код в сигналы не только на одном, но и на нескольких выходах. В качестве примера рассмотрим преобразователь двоичного кода в код управления 7-сегментным цифровым индикатором. На рисунке 39,а приведена схема подключения индикатора. Индикатор представляет собой полупроводниковый прибор, в котором имеется восемь сегментов, выполненных из светодиодов. Включением и  выключением отдельных сегментов можно получить светящееся изображение отдельных цифр или знаков.  Конфигурация и расположение сегментов индикатора показаны на рисунке 39,а. Каждой цифре соответствует свой набор включения определённых сегментов индикатора. Соответствующая таблица отображения цифр и десятичной разделительной точки приведена на рисунке 39,б. Рисунок 39 Преобразователь двоичного кода в код 7 – сегментного индикатора: а) — Схема подключения индикатора; б) — Таблица состояний. По внутренней схеме включения  индикаторы подразделяются на индикаторы с общим катодом и с общим анодом. Схемы обоих видов индикаторов приведены на рисунке 40,а и 40,б соответственно.  Существует широкая гамма различных модификаций семисегментных индикаторов. Они отличаются друг от друга размерами, цветом свечения, яркостью, расположением выводов. Рисунок 40 Схемы индикаторов: а) — с общим катодом; б) — с общим анодом. Для управления индикатором с общим катодом используется, например, дешифратор К514ИД1, а с общим катодом — К514ИД2. Используются микросхемы дешифраторов и других серий, например, 176ИД2, 176ИД3, 564ИД4, 564ИД5, К133ПП1 и др. Шкальные индикаторы (светящиеся столбики) представляют собой линейку светодиодов с одним общим анодом или катодом. Они являются аналогами щитовых измерительных приборов и служат для отображения непрерывно изменяющейся информации.  Светящиеся шкалы могут быть установлены на приборном щитке автомобиля или самолёта для индикации уровня горючего в баке, скорости движения и других параметров. Удобна конструкция в виде расположенных рядом столбиков для индикации величин с целью их сравнения. Преобразователи двоичного кода в код управления шкальным индикатором обеспечивают перемещение светящегося пятна, определяемое двоичным кодом на адресном входе. Матричные индикаторы представляют собой наборы светодиодов, расположенных по строкам и столбцам. Наиболее распространённые матричные индикаторы имеют 5 столбцов и 7 строк (формат 5×7). Количество светодиодов таких индикаторов равно 35. Для управления матричными индикаторами выпускаются микросхемы, в которых положение светодиода задаётся номерами строки и столбца, причём не все комбинации используются. Такие преобразователи кодов называются неполными. К ним относятся, например, микросхемы К155ИД8 и К155ИД9. Запоминающие  устройства   6.1 Иерархия запоминающих устройств ЭВМ  Запоминающие устройства (ЗУ) служат для хранения информации и обмена ею с другими устройствами. Микросхемы и системы памяти постоянно совершенствуются как в области схемотехнологии, так и в области развития новых архитектур. Важнейшие параметры ЗУ находятся в противоречии. Так, например, большая информационная ёмкость не сочетается с высоким быстродействием, а быстродействие в свою очередь не сочетается с низкой стоимостью. Поэтому в ЗУ используется многоступенчатая иерархическая структура. В наиболее развитой иерархии памяти ЭВМ можно выделить следующие уровни.  Регистровые ЗУ — находятся внутри процессора. Благодаря им уменьшается число обращений к другим уровням памяти, находящимся вне процессора и требующим большего времени для операции обмена. Кэш-память — быстродействующая память, которая может находиться внутри или вне процессора. Она предназначена для хранения копий информации, находящейся в более медленной основной памяти. Оперативная память (RAM — Read Access Memory) или оперативное запоминающее устройство (ОЗУ) — часть основной памяти ЭВМ, предназначенной для хранения быстро изменяемой информации. В ОЗУ хранятся программы пользователей промежуточные результаты вычислений. Постоянная память (ROM — Read Only Memory — память только для чтения) или постоянное запоминающее устройство (ПЗУ) — это вторая часть основной памяти ЭВМ, предназначенной для хранения редко меняемой информации, например, кодов команд, тестовых программ. Специализированные виды памяти, например, видеопамять, предназначенная для хранения информации, отображаемой на экране дисплея и др. Внешняя память — магнитные и оптические диски, FLASH-память, предназначенные для хранения больших объёмов информации. 6.2 Структурные схемы ЗУ ЗУ адресного типа состоят из трёх основных блоков: - Массив элементов памяти, - Блок адресной выборки, - Блок управления. Многочисленные варианты ЗУ имеют много общего с точки зрения структурных схем. Общность структур особенно проявляется для статических ОЗУ и памяти ROM; для них характерны структуры 2D, 3D и 2DM. Структура 2D В ЗУ, с информационной ёмкостью M, запоминающие элементы организованы в матрицу размерностью k·m: M = k·m, где k — количество хранимых слов, m — их разрядность. Дешифратор адресного кода имеет k выходов и активизирует одну из выходных линий, разрешая одновременный доступ ко всем элементам выбранной строки, хранящей слово. Элементы каждого из столбцов соединены вертикальными разрядными линиями и хранят одноимённые биты всех слов. Таким образом, при наличии разрешающего сигнала CS, выбранная дешифратором ячейка памяти подключается к разрядным шинам, по которым производится запись или считывание адресованного слова. Структура 3D Структура типа 2D применяется лишь в ЗУ с малой информационной ёмкостью, т.к. при росте ёмкости усложняется дешифратор адреса. Например, при коде разрядностью n=8 дешифратор должен иметь 2n=256 выходов. В структуре типа 3D выборка элемента памяти из массива производится по двум координатам. Код адреса разрядностью n делится на две половины и используются два дешифратора: по строкам и по столбцам. При этом число выходов двух дешифраторов равно 2n/2+2n/2=2n/2+1. Если n=8, то число выходов дешифраторов равно 24+24=32, а количество элементов памяти равно 2n/2·2n/2=2n=256. В структуре 2D-типа, как уже было отмечено выше, потребовался бы более сложный дешифратор на 256 выходов. Таким образом, с помощью двух дешифраторов, имеющих небольшое число выходов, осуществляется доступ ко всем элементам памяти микросхемы. Структура 3D может применяться и в ЗУ с многоразрядной организацией, принимая при этом «трёхмерный» характер. В этом случае несколько матриц управляются от двух дешифраторов, относительно которых матрицы включены параллельно. Структура 2DM (Рисунок 67) состоит из дешифратора, который выбирает целую строку. Однако, в отличие от структуры 2D, длина строки многократно превышает разрядность хранимых слов. При этом число строк уменьшается и, следовательно, уменьшается число выводов дешифратора. Выбор строк матрицы памяти производится с помощью старших разрядов адреса An-1…Ak. Остальные k разрядов используются для выбора необходимого m-разрядного слова из множества слов, содержащихся в строке. Рисунок 66 Структура ЗУ типа 2DM для ROM Это выполняется с  помощью мультиплексоров, на адресные входы которых подаются коды Ak-1…A0. Длина строки равна m·2k, где m — разрядность слов. Из каждого отрезка строки, длиной 2k, мультиплексор выбирает один бит. На выходах m мультиплексоров формируется выходное m-разрядное слово. По разрешению сигнала CS, поступающего на входы OE управляемых буферов с тремя выходными состояниями, выходное слово передаётся на внешнюю шину. 6.3 Оперативные запоминающие устройства  6.3.1 Типы оперативных запоминающих устройств В зависимости от способа хранения информации оперативные запоминающие устройства (ОЗУ) подразделяются на статические и динамические. В статических ОЗУ (Static RAM — SRAM) запоминающими элементами являются триггеры, сохраняющие своё состояние, пока схема находится под питанием и нет новой записи данных. В динамических ОЗУ (Dynamic RAM — DRAM) данные хранятся в виде зарядов конденсаторов, образуемых элементами МОП-структур. Саморазряд конденсаторов ведёт к разрушению данных, поэтому они должны периодически (каждые несколько миллисекунд) регенерироваться. В то же время плотность упаковки динамических элементов памяти в несколько раз превышает плотность упаковки достижимую в статических RAM. Регенерация данных в статических ЗУ осуществляется с помощью специальных контроллеров. Разработаны также ЗУ с динамическими запоминающими элементами, имеющие внутреннюю встроенную систему регенерации, у которых внешнее поведение относительно управляющих сигналов становится аналогичным поведению статических ЗУ. Такие ЗУ называются квазистатическими. В целом динамические ЗУ характеризуются наибольшей информационной ёмкостью и невысокой стоимостью, поэтому именно они используются как основная память ЭВМ. Статические ОЗУ делятся на асинхронные и тактируемые. В асинхронных ЗУ сигналы управления могут задаваться как импульсами, так и уровнями. Например, сигнал разрешения работы   может оставаться неизменным и разрешающим на протяжении многих циклов обращения к памяти. В тактируемых ЗУ некоторые сигналы обязательно должны быть импульсными. Например, сигнал разрешения работы   в каждом цикле обращения должен переходить из пассивного состояния в активное, то есть должен формироваться фронт этого сигнала в каждом цикле. Асинхронные ЗУ могут использоваться в качестве тактируемых. Статические ЗУ в 4…5 раз дороже динамических и приблизительно во столько же раз  меньше по информационной ёмкости. Их достоинством является высокое быстродействие. Область применения относительно дорогостоящих статических ОЗУ в системах обработки информации определяется именно их высоким быстродействием. Типичной областью применения статических ОЗУ в ЭВМ являются схемы КЭШ-памяти. Запоминающими элементами статических ОЗУ служат триггеры с цепями установки и сброса. Триггеры можно реализовать по любой схемотехнологии (ТТЛШ, И²Л, n-МОП, КМОП и др.), в соответствии с которой разработаны разнообразные схемы ЗУ с различными параметрами. 6.3.2 Основные параметры ЗУ Важнейшими параметрами ЗУ являются информационная ёмкость и быстродействие. Информационная ёмкость — максимально возможный объём хранимой информации. Выражается в битах или словах (в частности, в байтах). Бит хранится запоминающим элементом (ЗЭ), а слово — запоминающей ячейкой (ЗЯ), т.е. группой ЗЭ, к которой возможно лишь одновременное обращение. Быстродействие (производительность) ЗУ оценивают временами записи, считывания и длительностями циклов записи/чтения. Время записи — интервал после появления сигнала записи и установлением ЗЯ в состояние, задаваемое входным словом. Время считывания — интервал между моментами появления сигнала чтения и слова на выходе ЗУ. Циклы записи и чтения — это время между двумя последовательностями записи или чтения. Длительности циклов могут превышать времена записи и чтения, так как после этих операций может потребоваться время для восстановления начального состояния ЗУ. Кроме основных (эксплуатационных или измеряемых) параметров, ЗУ характеризуются рядом режимных параметров, обеспечение которых необходимо для нормального функционирования ЗУ. Поскольку ЗУ имеют несколько управляющих сигналов, то для них задаются не только длительности, но и взаимное положение во времени. 6.3.3 Внешняя организация и временные диаграммы статических ОЗУ В номенклатуре статических ЗУ представлены микросхемы с одноразрядной и словарной организацией. Внешняя организация статического ЗУ ёмкостью 64 Кбита (8К×8) показана на рисунке 68. Один из возможных наборов сигналов ЗУ. Рисунок 68 Пример внешней организации статического ЗУ A — адрес. Разрядность n определяется числом ячеек ЗУ, т.е. максимально возможным числом хранимых в ЗУ слов N=2n, а n=log2N. Например, ЗУ с ёмкостью 8К слов имеет 13-разрядные адреса, выражаемые словами A=a12a11a10…a0, а с ёмкостью 64К слов — 16-разрядные адреса: A=a15a14a13…a0. DI и DO — шины входных и выходных данных; m — их разрядность. В рассматриваемом примере DI и DO объединены в общую шину DIO. CS — выбор кристалла разрешает или запрещает работу данной микросхемы. R/W — чтение или запись. R/W=1 — «Чтение», R/W=0 — «Запись». CE — Chip Enable — разрешение по выходу, пассивное состояние которого  переводит выходы в третье состояние. Работа ЗУ отображается таблицей (таблица 9). Таблица 9 Задание режимов работы микросхемы ЗУ R/W A DIO Режим 1 X X X Z Хранение X A DI Запись 1 A DO Чтение Рисунок 69 Временные диаграммы процессов записи а) и чтения б) в статическом ЗУ Функционирование ЗУ во времени регламентируется временными диаграммами, устанавливаемые изготовителями. В основу кладутся определённые требования. Например, чтобы исключить возможность обращения к другой ячейке, рекомендуется подавать адрес раньше, чем другие сигналы, с опережением на время его декодирования. Адрес должен держаться в течение всего цикла обращения к памяти. Затем следует подать сигналы, определяющие направление передачи данных и, если предполагается запись, то записываемые данные, а также сигнал выборки кристалла. Среди этих сигналов будет и стробирующий, т.е. выделяющий временной интервал непосредственного выполнения действия. Таким сигналом для разных ЗУ может служить как сигнал R/W, так и сигнал . Если задана операция чтения, то дополнительно подаётся сигнал разрешения выхода. После подачи указанных выше сигналов ЗУ готовит данные для чтения, что требует определённого времени. По заднему фронту сигнала R, положение которого должно обеспечивать установление правильных данных на выходе ЗУ, данные считываются из ЗУ. Требования к взаимному расположению двух сигналов (например, A и B) задаётся временами предустановки, доступа, удержания и сохранения. Время предустановки сигнала A относительно сигнала B: tSU(A–B) — это интервал между началами обоих сигналов. На рисунке 69 а, б обозначено tSU(A–CS) и tSU(A–WR). Это времена предустановки сигналов CS и WR относительно адреса. Время доступа обозначается символом A (от слова Access) — интервал времени от появления того или иного управляющего сигнала до появления информационного сигнала на выходе. Время доступа относительно адреса tA(A) часто обозначается просто tA. Аналогично этому, время доступа относительно сигнала CS, т.е. tA(CS) обозначают tCS. Время удержания — интервал между началом сигнала A и концом сигнала B tH(A–B). На рисунке 69,б время tH(A–DI) удержания адреса относительно снятия входных данных представляет собой «цикл чтения», а tH(DI–CS) — время подготовки входных данных. Время сохранения tV(A–B) — интервал между окончанием сигнала A и окончанием сигнала B. На рисунке 69,б интервал tV(RD–CS) означает время сохранения данных относительно сигнала «Выбор кристалла» (или сигнала чтения). Этот интервал необходимо обеспечить для уменьшения вероятности появления ошибки при чтении «неустановившейся» информации. Длительность сигнала обозначается tW (индекс от слова Width — ширина). 6.3.4 Микросхемы ОЗУ В последнее время наиболее интенсивно развиваются статические ОЗУ  выполненные по технологии КМОП, которые по мере уменьшения топологических норм технологического процесса приобретают всё более высокое быстродействие при сохранении своих традиционных преимуществ. МС К155РУ2 — представляет собой ОЗУ со структурой 2D и с организацией 16×4=64 (Рисунок 70,а). МС изготовлена по технологии ТТЛ. Массив ЭП представляет собой матрицу, состоящую из 16 строк и 4 столбцов. Элементы каждого из столбцов соединены внутренней разрядной линией данных и хранят одноимённые биты всех слов. Ячейка памяти состоит из 4-х триггеров, управляемых общим сигналом. При CS=0 одна из ячеек, соответствующая выставленному адресу, переходит в рабочее состояние, её сигналы поступают на входы элементов И(7…10). При CS=1 на всех выходах дешифратора низкие уровни и, следовательно, все триггеры отключены от входных шин накопителя. При CS=0 и W=0 на выбранную ячейку поступают информационные сигналы с входов D1…D4 и элементом И1 вырабатывается сигнал «Запись». Входная информация со входов D1…D4 записывается в ячейку. При CS=0 и W=1 формируется сигнал «Чтение» и информация из выбранной ячейки читается с выходов Q1…Q4. Рисунок 70 МС К155РУ2: а) Структурная схема, б) Условное обозначение Микросхемы К176РУ2, К561РУ2 с организацией 256×1 изготовлены по технологии КМОП и представляют собой ЗУ со структурой 3D (Рисунок 71,а). Рисунок 71 Микросхема К176РУ2: а) Структурная схема; б) Элемент памяти. Структурная схема МС К176РУ2 приведена на рисунке 71,а. Схема содержит два дешифратора: DC столбцов и DC строк. Дешифраторы имеют по 4 входа, на которые подаётся по 4 разряда из общего 8-разрядного адреса, и по 16 выходов. Каждая ячейка памяти находится на пересечении строки и столбца, поэтому два дешифратора обеспечивают обращение к 16×16=256 элементам памяти. Каждый элемент памяти представляет собой статический RS-триггер (рисунок 71,б). Триггер имеет два парафазных входа/выхода. С разрядными шинами РШ0 и РШ1 триггер соединён через ключи VT5 и VT6. По разрядным шинам к триггеру подводится при записи и отводится при считывании информация в парафазной форме представления по РШ1 своим прямым значением, а по РШ0 — инверсным. В режимах «Запись» и «Чтение» при возбуждении строки сигналом выборки Xi=1, снимаемым с дешифратора адреса строк, ключи VT5 и VT6 открываются и подключают триггер к разрядным шинам. При Xi=0 ключи закрыты и триггер отключён (изолирован) шин, а информация в них хранится. При считывании информации ключи подключают элемент памяти к разрядным шинам, они принимают потенциалы выходов  триггера и через устройство ввода/вывода передают их на выход микросхемы. РШ охватывают все элементы одного столбца, а переходит в активное состояние только один ЭП, соответствующий выбранной строке. Из него и считывается информация. Среди отечественных серий микросхем хорошо развитыми являются серии К537 технологии КМОП с информационной ёмкостью от 1024×1 (К537РУ1) до 8192×8 (К537РУ17) и К132 технологии n-МОП с информационной ёмкостью от 1024×1 (К132РУ2) до 65536×1 (К132РУ10). Ориентировочные значения основных параметров ОЗУ различных технологий приведены в таблице 10. Таблица 10 Значения основных параметров ОЗУ Информационная ёмкость, кбит Время выборки, нс Потребляемая мощность в режиме обращения, мкВт/бит Технология 64 2.7–15 0.02–0.5 ЭСТЛ 16 35–100 0.05–0.1 ТТЛ 16 100–200 0.03–0.05 И²Л 64 25–300 0.01–0.2 n-МОП 256 25–200 0.005–0.02 КМОП 16 1.7–4.5 0.1–0.2 GaAs